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花样广告灯电路的设计与仿真 被引量：2
1
作者 程民利 《电子设计工程》 2010年第7期186-188,共3页
基于硬件集实现了8路彩灯控制,应用555定时器设计了频率为1 Hz的时钟电路,为系统提供时钟信号;将74LS161设计成16进制电路,利用其输出的低三位QCQBQA生成自动加1,循环变化的地址信号,为译码器提供3位地址输入;将74LS138设计成8路时分电... 基于硬件集实现了8路彩灯控制,应用555定时器设计了频率为1 Hz的时钟电路,为系统提供时钟信号;将74LS161设计成16进制电路,利用其输出的低三位QCQBQA生成自动加1,循环变化的地址信号,为译码器提供3位地址输入;将74LS138设计成8路时分电子开关,控制8路彩灯轮流通断。基于Multisim对设计电路仿真,仿真结果证明了设计电路功能与理论分析的一致性,对电路的仿真波形表明,系统彩灯循环周期为8 s,每灯持续点亮时间为1 s。 展开更多
关键词 时钟脉冲 时分电子开关 时钟生成器 地址生成器
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一种基于相对延时比模型的全数字时钟电路产生器
2
作者 孙雅芃 谢正章 +3 位作者 赵慧冬 乔树山 黑勇 张福海 《微电子学与计算机》 CSCD 北大核心 2017年第6期49-53,共5页
设计了一种应用于低功耗领域的基于相对延时比模型的全数字时钟生成器,解决了环形振荡器产生振荡周期受到工艺偏差、环境温度偏移和供电电压抖动等因素影响的问题.该时钟生成器由相对延时比生成器、映射译码单元和数字控制振荡器组成.一... 设计了一种应用于低功耗领域的基于相对延时比模型的全数字时钟生成器,解决了环形振荡器产生振荡周期受到工艺偏差、环境温度偏移和供电电压抖动等因素影响的问题.该时钟生成器由相对延时比生成器、映射译码单元和数字控制振荡器组成.一款10~40 MHz频率可调节的全数字时钟电路生成器基于smic180nm CMOS工艺库,整个芯片面积(除IO pad)为1.02mm^2.测试结果表明,当目标频率设定为25 MHz,在供电电压在1.6~2V,环境温度在0~80℃变化时,该时钟生成器的最大输出频率误差为3%,输出时钟相位噪声在1 MHz频偏处为-114.82dBc/Hz,具有良好的频率稳定性. 展开更多
关键词 低功耗 全数字 时钟生成器 相对延时比模型
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采用0.25μmCMOS工艺、适用于LVDS驱动器的高性能多相时钟生成器的设计 被引量：7
3
作者 陈钰 洪志良 朱江 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2001年第8期1069-1074,共6页
提出了一种适用于 L VDS驱动器的电荷泵锁相环 (PL L)多相时钟生成器的设计方法 ,特别是在压控环形振荡器 (VCO)设计中采用了高温度补偿和高电源抑制比的新技术 ,使得 VCO的固定频率基本不受温度和电源电压变化的影响 .采用 U MC的 0 .2... 提出了一种适用于 L VDS驱动器的电荷泵锁相环 (PL L)多相时钟生成器的设计方法 ,特别是在压控环形振荡器 (VCO)设计中采用了高温度补偿和高电源抑制比的新技术 ,使得 VCO的固定频率基本不受温度和电源电压变化的影响 .采用 U MC的 0 .2 5 μm CMOS工艺模型 ,在 Cadence的环境下用 spectre S仿真器模拟 ,结果表明设计的 PL L 对于不同的 PVT:SSS、TTT、FFF、SFS、FSF(头两个字母表示工艺变化引起的模型参数的变化 ,第三个字母表示系统工作条件 :T为 75℃ ,3.3V;S为 12 5℃ ,3.0 V;F为 0℃ ,3.6 V) ,均能得到符合标准要求的7相时钟信号 ,其中 VCO固定频率所对应的温度系数为 32 ppm/℃ ,电源反射比为 0 .2 % / 展开更多
关键词 多相时钟生成器 环形压控振荡器 CMOS工艺 集成电路设计 LVDS驱动器
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