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题名DTRC:针对变频时钟功耗优化片上谐振网络
被引量：1
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作者
贾柯
陈烨波
王成
杨梁
王剑
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机构
计算机体系结构国家重点实验室(中国科学院计算技术研究所)
中国科学院计算技术研究所
中国科学院大学
龙芯中科技术股份有限公司
中国科学技术大学先进技术研究院
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出处
《高技术通讯》
CAS
2023年第5期447-458,共12页
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基金
中国科学院战略性先导科技专项(XDC05020100)资助项目。
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文摘
针对片上谐振时钟网络在变频环境下功耗优化能力减弱问题,提出了一种基于可调数字延时控制单元的谐振时钟网络结构———关断调节式谐振时钟电路(DTRC),该结构可有效改善谐振电路在变频环境下的整体功耗优化情况。产生这一问题的根本原因是在系统电感和电容值确定后,电路本征谐振频率固定,对于传统结构,当时钟工作频率偏移谐振频率,谐振电路功耗优化能力减弱,甚至恶化。本文在12 nm Fin-FET工艺下实现完整时钟分布网络(CDN),后仿结果表明,通过调整谐振电路驱动单元关断时间,在时钟1~5 GHz频率范围内,相比传统无谐振电路实现18%~46%功耗优化,相比已有谐振时钟电路实现13%~54%功耗优化。
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关键词
谐振时钟
低功耗电路
动态频率调整(DFS)
MESH
时钟分布网络(cdn)
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Keywords
resonant clock
low power circuit
dynamic frequency scaling(DFS)
mesh
clock distribution network(cdn)
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分类号
TP3
[自动化与计算机技术—计算机科学与技术]
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