期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到7篇文章
< 1 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
光电混合的光时钟分频/倍频器 被引量：3
1
作者 周竹雅 江阳 +3 位作者 白光富 徐静 王顺艳 李恒文 《光学学报》 EI CAS CSCD 北大核心 2013年第3期77-83,共7页
提出并分析验证了一种光电混合结构的光时钟分频/倍频器系统,该系统通过光电转换后的反馈调制来实现光时钟信号的分频/倍频操作。分频过程类似于D触发器的输出信号反馈控制输入端信号的原理;在不更换器件的情况下,简单改变反馈顺序,还... 提出并分析验证了一种光电混合结构的光时钟分频/倍频器系统,该系统通过光电转换后的反馈调制来实现光时钟信号的分频/倍频操作。分频过程类似于D触发器的输出信号反馈控制输入端信号的原理;在不更换器件的情况下,简单改变反馈顺序,还可以实现光时钟信号的倍频。从时/频域的角度分别讨论了分频/倍频的原理,在实验上验证了所提方案的可行性,从一路10GHz的光时钟信号出发分别得到了5GHz的光、电分频时钟信号和20GHz的光时钟倍频信号。该系统结构简单,性能稳定,对光信号的波长透明且无需光、电滤波,并同时具有光、电信号输出,因此可以方便地配合后续信号处理环节,具有良好的实用性。 展开更多
关键词 光纤光学 时钟分频 时钟倍频 反馈调制 马赫-曾德尔调制器
原文传递
广角镜头图像畸变校正系统的研究 被引量：18
2
作者 王伟 钟堰利 吴建坤 《光学技术》 CAS CSCD 2004年第4期489-490,494,共3页
介绍了一种广角镜头图像畸变的实时校正系统。通过对光学系统畸变原理的分析,采用一定的算法对像素空间的位置进行几何变换,减少了由镜头大视场带来的几何畸变。整个系统以FPGA为核心控制器件,结合数字图像编码解码芯片和SDRAM存储器,... 介绍了一种广角镜头图像畸变的实时校正系统。通过对光学系统畸变原理的分析,采用一定的算法对像素空间的位置进行几何变换,减少了由镜头大视场带来的几何畸变。整个系统以FPGA为核心控制器件,结合数字图像编码解码芯片和SDRAM存储器,可实现视频图像的实时校正。时钟倍频器在系统中可以为SDRAM及其控制模块提供与其它时钟同相位的高频时钟。 展开更多
关键词 时钟倍频器 FPGA SDRAM 数字图像编解码芯片
原文传递
用于2.5Gbps千兆以太网发接器的时钟倍频器设计 被引量：5
3
作者 陈钰 洪志良 《固体电子学研究与进展》 CAS CSCD 北大核心 2003年第3期256-261,共6页
提出了一种电荷泵锁相环电路实现的适用于 2 .5Gbps千兆以太网发接器要求的高速时钟倍频器的设计方法。为了获得高速时钟 ,设计中采用了双环路的 VCO结构 ,并且运用动态 D触发器来实现高速分频器。同时为了使得 PLL性能更加稳定 ,对电... 提出了一种电荷泵锁相环电路实现的适用于 2 .5Gbps千兆以太网发接器要求的高速时钟倍频器的设计方法。为了获得高速时钟 ,设计中采用了双环路的 VCO结构 ,并且运用动态 D触发器来实现高速分频器。同时为了使得 PLL性能更加稳定 ,对电路作了进一步改进 :在 VCO的延迟单元中加了温度补偿部分 ,又采用箝位技术消除电荷泵中电荷重新分配引入的影响。运用 UMC0 .18μm,1.8V CMOS工艺模型 ,在 Cadence的环境下用 spectre S仿真器模拟 ;结果表明设计的时钟倍频电路对于不同的 PV T( P表示工艺变化引起的模型参数的变化 ,VT表示系统工作条件温度和电源电压的变化 )均能得到符合满足 2 .5Gbps千兆以太网发接器要求的时钟倍频信号 ,即使在最坏情况下电路也能保持很好的相位跟踪特性 ,输出静态相位误差平均为 50 ps,整个电路的功耗平均为 35m W。 展开更多
关键词 千兆以太网 发接器 时钟倍频器 锁相环 环形压控振荡器 电荷泵 VCO结构
下载PDF
Silicon Lab Si5395 12路超低抖动时钟倍频器解决方案
4
《世界电子元器件》 2019年第9期52-55,共4页
Silicon Lab公司的Si5395/94/92抖动衰减器组合了第四代DSPLLTM和MultiSynthTM技术,提供了超低抖动(69fs),可用于高性能的应用如56G SerDes.所有的PLL元件集成在单片上,从而消除和分立解决方案有关的噪音耦合问题.器件级别J/K/L/M/E集... Silicon Lab公司的Si5395/94/92抖动衰减器组合了第四代DSPLLTM和MultiSynthTM技术,提供了超低抖动(69fs),可用于高性能的应用如56G SerDes.所有的PLL元件集成在单片上,从而消除和分立解决方案有关的噪音耦合问题.器件级别J/K/L/M/E集成了基准以节省板的空间,提高系统可靠性,降低由温度梯度所引起的声发射噪声效应,而级别A/B/C/D/P则采用外接晶体(XTAL)或晶体振荡器(XO)基准. 展开更多
关键词 SERDES 低抖动 时钟倍频器 SILICON LAB Si5395 12
下载PDF
可实现倍频与占空比调整的全数字锁定环设计 被引量：3
5
作者 王汝 张雷鸣 《科技创新导报》 2010年第16期93-93,共1页
本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL(Delay Locked-loop)电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数... 本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL(Delay Locked-loop)电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构。 展开更多
关键词 延迟锁定环 占空比调整 时钟倍频
下载PDF
千兆以太网物理层时钟产生/倍频单片集成电路设计
6
作者 孟凡生 朱恩 +2 位作者 熊明珍 王志功 孙玲 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第2期152-156,共5页
给出了一个基于TSMC 0 1 8μmCMOS工艺设计的千兆以太网物理层时钟产生 /倍频单片集成电路 .芯片采用电荷泵结构的锁相环实现 ,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块 ,总面积为 1 1mm× 0 8mm .采... 给出了一个基于TSMC 0 1 8μmCMOS工艺设计的千兆以太网物理层时钟产生 /倍频单片集成电路 .芯片采用电荷泵结构的锁相环实现 ,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块 ,总面积为 1 1mm× 0 8mm .采用 1 8V单电源供电 ,测得在负载为 5 0Ω时电路的输出功率大于 5dBm .芯片在PCB板上键合实现锁相环路的闭环测试 ,测得锁定范围为1 30MHz;当环路锁定在 1GHz时 ,振荡器输出信号的占空比为 5 0 4% ,rms抖动为 5 4ps,单边带相位噪声为 - 1 2 4dBc/Hz @1 0MHz .该电路适当调整可应用于千兆以太网IEEE80 2 3规范1 0 0 0BASE X的物理层发信机设计 . 展开更多
关键词 时钟产生/倍频 千兆以太网 锁相环 电荷泵 压控振荡器 分频器
下载PDF
ADI公司集成宽带多载波接收器
7
《电子产品世界》 2003年第12B期92-92,共1页
关键词 ADI公司 多载波接收器 AD6654 分数时钟倍频器
下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 下一页 到第 页
使用帮助 返回顶部