数字锁相环技术在恢复位时钟中的应用 被引量：8

1

作者 李新昌 吴嗣亮 王旭 《军民两用技术与产品》 2004年第2期39-41,共3页

详细介绍了如何在FPGA中利用VHDL语言实现超前滞后型数字锁相环,以便从位流数据中恢复出位时钟;并指出了其结构参数对于环路性能的影响。

关键词 FPGA VHDL语言 数字锁相环 位时钟 恢复 数字鉴相器

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数字锁相环的优化设计与应用 被引量：7

2

作者 胡永红 《计算机测量与控制》 CSCD 2006年第8期1085-1086,1092,共3页

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环(DPLL)的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真... 为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环(DPLL)的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明:环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实:该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中。 展开更多

关键词 数字锁相环(DPLL) 数字微分 数字鉴相器 数字环路滤波器

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速度反馈信号的检测和处理 被引量：5

3

作者 王广平 马选谋 《机械与电子》 2004年第8期59-62,共4页

通过几种速度反馈信号检测方法的比较 ,介绍了全数字锁相环测速方法的优点 ,详细讨论了如何在FPGA中利用Verilog语言实现全数字锁相测速方案和通过锁相环DPLL中可逆计数器模值的可修改特性 ,来控制DPLL的跟踪补偿和锁定时间 ,DPLL的中... 通过几种速度反馈信号检测方法的比较 ,介绍了全数字锁相环测速方法的优点 ,详细讨论了如何在FPGA中利用Verilog语言实现全数字锁相测速方案和通过锁相环DPLL中可逆计数器模值的可修改特性 ,来控制DPLL的跟踪补偿和锁定时间 ,DPLL的中心频率可调以及消除“纹波” 展开更多

关键词 数字锁相环 中心频率 数字鉴相器 波纹

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基于FPGA的LCR测试仪 被引量：6

4

作者 徐丽娟 邹云屏 +1 位作者 黄柱 汤琛 《武汉大学学报（工学版）》 CAS CSCD 北大核心 2006年第1期101-105,共5页

介绍了一种LCR测试仪,它利用FPGA实现直接数字频率合成,产生波形好、幅值稳定的正弦波作为测试激励信号;相敏检波器设计方法独特,利用数字全波鉴相,提高了鉴相效率,改善了鉴相效果;采用了基于自由轴伏安测量法的测量原理和四端测量技术... 介绍了一种LCR测试仪,它利用FPGA实现直接数字频率合成,产生波形好、幅值稳定的正弦波作为测试激励信号;相敏检波器设计方法独特,利用数字全波鉴相,提高了鉴相效率,改善了鉴相效果;采用了基于自由轴伏安测量法的测量原理和四端测量技术,并用C语言实现分布参数校正. 展开更多

关键词 FPGA 频率合成 自由轴法 数字鉴相器

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一种基于CORDIC算法的高速高精度数字鉴相器 被引量：6

5

作者 严平 汪学刚 钱璐 《电讯技术》 2008年第4期76-79,共4页

提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许... 提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许输入信号的频率与DDC的NCO频率存在一定频偏,便于工程实现。经时序仿真验证,系统工作时钟可达100 MHz,在30 dB的信噪比条件下,测相误差小于0.004 rad,样本标准差小于0.03 rad。 展开更多

关键词 正交解调 数字鉴相器 CORDIC算法 频偏 流水线结构 FPGA

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超声波电源中数字鉴相器设计

6

作者 刘宁庄 龙路阳 +1 位作者 杜光辉 段富才 《应用声学》 CSCD 北大核心 2023年第4期730-736,共7页

超声波电源系统中电压电流相位差测量精度影响着换能器振幅稳定性以及系统工作效率。目前基于异或门原理,采用分立数字芯片实现鉴相的方案,存在信号调理电路复杂、线性范围小、精度低等问题。为提高电压电流鉴相精度,该文提出了一种数... 超声波电源系统中电压电流相位差测量精度影响着换能器振幅稳定性以及系统工作效率。目前基于异或门原理,采用分立数字芯片实现鉴相的方案,存在信号调理电路复杂、线性范围小、精度低等问题。为提高电压电流鉴相精度,该文提出了一种数字鉴相器设计。该数字鉴相器采用正交解调原理鉴相,并使用坐标旋转数字算法在FPGA上实现了鉴相器的设计,简化了电路,减少了杂散信号的干扰。经过Modelsim仿真测试表明在30 dB信噪比条件下鉴相误差为0.21°,最后经过实验测试,数字鉴相器鉴相最大误差绝对值为0:256°,提高了测量精度。 展开更多

关键词 超声波电源 正交解调 数字鉴相器 坐标旋转数字算法

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光盘稳速锁相伺服系统的分析 被引量：3

7

作者 张彤 王学武 《长春理工大学学报（自然科学版）》 1990年第4期11-14,共4页

本文给出稳速锁相饲服系统模型,并对伺服系统的主要参数进行分析,最后给出结论。

关键词 稳速 锁相伺服系统 数字鉴相器

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高精度中频数字鉴相器在FPGA上的实现 被引量：3

8

作者 刘晓庆 刘波 马新朋 《核技术》 CAS CSCD 北大核心 2012年第5期380-385,共6页

介绍了一种高精度中频数字鉴相器的鉴相原理,以及在设计过程中以数字滤波器为主的参数选择方法,并且将其在FPGA上硬件实现。该鉴相器采用数字I/Q技术,鉴相精度达到0.029°,利用该高精度中频数字鉴相器对3.71875 MHz中频信号进行鉴相... 介绍了一种高精度中频数字鉴相器的鉴相原理,以及在设计过程中以数字滤波器为主的参数选择方法,并且将其在FPGA上硬件实现。该鉴相器采用数字I/Q技术,鉴相精度达到0.029°,利用该高精度中频数字鉴相器对3.71875 MHz中频信号进行鉴相,实际鉴相结果为:绝对相位鉴相结果好于0.05°,均方根值为0.0076°;相对相位鉴相结果好于0.1°,均方根值为0.0287°。 展开更多

关键词 数字鉴相器 数字滤波器 数字I/Q FPGA

原文传递

高速数字锁相环CD74HCT297的原理及应用 被引量：2

9

作者 王平 张成鹤 郑林华 《国外电子元器件》 2003年第2期53-55,共3页

CD74HCT297是TI公司生产的一种高速数字锁相环 ,它具有高速度、低功耗等特点。通过对该锁相环的K计数器的A、B、C、D值进行数字可编程设置 ,可改变捕获带宽和锁定时间 ,从而大大提高数字锁相环的灵活性。

关键词 数字锁相环 CD74HCT297 数字鉴相器 数字滤波器 数控振荡器 应用电路

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激光测距中数字鉴相器的设计 被引量：3

10

作者 赵中民 习友宝 《激光与红外》 CAS CSCD 北大核心 2015年第2期133-137,共5页

相位法激光测距广泛应用于距离测量,尤其是短距离测量领域,测距系统的测量精度和速度主要取决于鉴相器的设计,为提高鉴相器的测量精度和速度,本文给出了一种新型数字鉴相器。通过加入反馈电路控制信号调制器,只需一组鉴相器即可实现激... 相位法激光测距广泛应用于距离测量,尤其是短距离测量领域,测距系统的测量精度和速度主要取决于鉴相器的设计,为提高鉴相器的测量精度和速度,本文给出了一种新型数字鉴相器。通过加入反馈电路控制信号调制器,只需一组鉴相器即可实现激光发射信号与接收信号相位差的测量。调整CIC滤波器的参数,最大限度地提高滤波器输出信号的信噪比。对CORDIC算法进行优化,不仅扩展了测量范围,而且提高了测量精度和速度。本文使用Matlab对该数字鉴相器进行了性能评估,并在FPGA上实现了该数字鉴相器,与传统的数字鉴相器相比,测量精度和速度都有较大的提高,同时也降低了设计成本。 展开更多

关键词 激光测距 数字鉴相器 CIC滤波器 CORDIC算法 FPGA

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一种新型混合信号时钟延时锁定环电路设计 被引量：3

11

作者 朱曼子 刘伯安 《微电子学与计算机》 CSCD 北大核心 2007年第3期154-157,共4页

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字... 给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。 展开更多

关键词 延时锁定环(DLL) 电荷泵 数字鉴相器 压控延时线(VCDL)

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电荷泵数字锁相环频率合成器的设计及性能分析 被引量：1

12

作者 沈连丰 万山 魏慧海 《电子学报》 EI CAS CSCD 北大核心 1997年第2期122-124,共3页

本文对电荷泵数字锁相环频率合成器提出一种全新的时域分析法，该方法对这类合成器的设计和改进提供了理论指导，ＣＡＡ软件已被应用于实际．

关键词 电荷泵 数字鉴相器 频率合成器 时域分析方法

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超前滞后型数字锁相环LL-DPLL在FPGA/CPLD中的实现 被引量：1

13

作者 汪璇 《湖北大学学报（自然科学版）》 CAS 北大核心 2009年第4期360-362,共3页

研究超前滞后型数字锁相环的系统原理.讨论了数字信号在3个功能模块超前滞后的原理,给出了它们在FPGA/CPLD中实现的方式,为需要全数字锁相环控制的设备提供了一种可行的电路设计方案.

关键词 数字锁相环 FPGA/CPLD 数字鉴相器 数字环路滤波器 数控振荡器

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一种基于FPGA的数字锁相环测速实现方法 被引量：1

14

作者 王广平 马选谋 岳喜成 《宝鸡文理学院学报（自然科学版）》 CAS 2005年第1期56-59,共4页

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消... 通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除“纹波”的方法。 展开更多

关键词 数字锁相环 变模计数器 中心频率 数字鉴相器

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基于数字锁相环的新型频相检测方法研究 被引量：2

15

作者 王勇 廖桂生 王喜媛 《微纳电子技术》 CAS 2008年第1期55-58,共4页

在经典DPLL(数字锁相环)的基础上,提出了一种在中频过采样背景条件下利用过采样值进行相位捕捉和跟踪的新型数字锁相环。该方法利用两级鉴频器实现频率锁定,同时利用高频过采样实现数字锁相,对相位误差一步调整到位而不需连续多次调整... 在经典DPLL(数字锁相环)的基础上,提出了一种在中频过采样背景条件下利用过采样值进行相位捕捉和跟踪的新型数字锁相环。该方法利用两级鉴频器实现频率锁定,同时利用高频过采样实现数字锁相,对相位误差一步调整到位而不需连续多次调整。最后讨论了波形失真和随机抖动的影响;利用相对阈值法使性能得到很大改善。该方法解决了锁定精度和锁定时间不能同时兼顾以及抗干扰能力差等若干问题。 展开更多

关键词 数字锁相环 数字鉴相器 环路滤波器

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高抗噪声数字鉴相器

16

作者 秦石乔 张广发 《电子技术（上海）》 北大核心 1990年第5期17-18,共2页

一、噪声及其对鉴相器的影响当要对两路位相信号进行位相比较时,一种简单可靠的方法是先使信号通过精密电压比较器,将其转变成数字方波信号,然后再由数字鉴相器进行相位比较。理想的鉴相信号应是单一频率的正弦波,但实际上信号总伴有噪... 一、噪声及其对鉴相器的影响当要对两路位相信号进行位相比较时,一种简单可靠的方法是先使信号通过精密电压比较器,将其转变成数字方波信号,然后再由数字鉴相器进行相位比较。理想的鉴相信号应是单一频率的正弦波,但实际上信号总伴有噪声和干扰,只是大小程度不同而已。如果初始信号很微弱,则经放大后噪声就非常可观。一种较典型的情况如图1(a)所示,图中噪声迭加于正弦信号上,信噪比为8:1。 展开更多

关键词 鉴相器 抗噪声 数字鉴相器

原文传递

FPGA的数字鉴相器在相位测距系统中的研究 被引量：1

17

作者 张亚 周孟然 《信息技术》 2004年第12期67-69,共3页

主要介绍了在矿井提升机红外激光位置跟踪系统中一种新型数字鉴相器的研究方法,该方法是基于FPGA器件运用FFT算法完成的。阐述了在实时高速测量场合运用FPGA器件独特的优势,并给出这种新型数字鉴相器的基本原理和具体实现过程,具有很高... 主要介绍了在矿井提升机红外激光位置跟踪系统中一种新型数字鉴相器的研究方法,该方法是基于FPGA器件运用FFT算法完成的。阐述了在实时高速测量场合运用FPGA器件独特的优势,并给出这种新型数字鉴相器的基本原理和具体实现过程,具有很高的应用价值。 展开更多

关键词 矿井提升机 红外激光位置跟踪系统 数字鉴相器 FPGA FFT

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2003年全国大学生电子设计竞赛一等奖 低频数字式相位测量仪(C题) 被引量：1

18

作者 陈硕 吴娜 +1 位作者 余吉 朱茂镒 《电子世界》 2004年第4期37-40,共4页

本系统以51单片机以及可编程逻辑器件为核心,由模拟移相网络、数字式相位测量仪(含测频功能)、数字式移相信号发生器三个独立模块组成。相位测量仪的核心为数字鉴相器及高速计数器,频率计采用高精度恒定误差测频法。信号发生器使用直接... 本系统以51单片机以及可编程逻辑器件为核心,由模拟移相网络、数字式相位测量仪(含测频功能)、数字式移相信号发生器三个独立模块组成。相位测量仪的核心为数字鉴相器及高速计数器,频率计采用高精度恒定误差测频法。信号发生器使用直接数字频率合成(DDFS)技术,并使用汉字液晶显示模块,操作界面友好。系统的测量精度及其它指标均达到了设计要求。 展开更多

关键词 单片机 可编程逻辑器件 数字式相位测量仪 数字鉴相器 高速计数器 直接数字频率合成

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全数字时钟锁相环的设计 被引量：1

19

作者 潘申富 王立功 《无线电通信技术》 2002年第4期49-50,共2页

提出了一种全数字时钟锁相环的设计方法,采用一种基于FPGA+DDS的设计,采用数字鉴相,用数字环路输出来控制DDS的输出频率,算法灵活,可移植性强,可广泛应用于调制解调器或其它电子设备的设计。

关键词 全数字时钟锁相环 DDS 环路滤波器 同步 数字鉴相器 FPGA

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彩色副载波频率变换器简介

20

作者 梁双有 《时间频率公报》 1991年第12期13-13,12,共2页

2 4.43361875MHz→5MHz频率变换器2.1原理虽然彩色副载频是一个小数频率,但是它可以被5整除。被5整除后的小数频率0.88672375MHz作为基准信号送给数字鉴相器。压控振荡器输出的5MHz频率,经过数字频率综合器综合,也变成0.88672375MHz的... 2 4.43361875MHz→5MHz频率变换器2.1原理虽然彩色副载频是一个小数频率,但是它可以被5整除。被5整除后的小数频率0.88672375MHz作为基准信号送给数字鉴相器。压控振荡器输出的5MHz频率,经过数字频率综合器综合,也变成0.88672375MHz的小数频率。这两个小数频率经脉冲鉴相器鉴相,输出的相位差信号经环路滤波器后再去控制5MHz压控振荡器。本变换器同前面的锁相环原理基本相同,数字综合电路把整数频率综合成小数频率,也是全部采用TTL电路。另外还增加了1MHz、100KHz的标准频率输出(图3、4)。 展开更多

关键词 彩色副载波 脉冲鉴相器 数字鉴相器 压控振荡器 频率综合器 锁相 频率变换 环路滤波器 基准信号 鉴相

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