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基于Innovus的局部高密度布局规避方法
1
作者 李应利 王淑芬 《电子与封装》 2024年第1期40-44,共5页
标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序... 标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序优化的同时降低了动态IR Drop。结果表明,在PreCTS阶段设置setPlaceMode-place_global_max_density value对于后续时序优化效果更好,且动态IR Drop降低8.85%。 展开更多
关键词 数字后端设计 Innovus 局部高密度标准单元 时序优化
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基于后端流程的层次化物理设计方法的研究 被引量：2
2
作者 王洁茹 宋庆文 《电子测试》 2022年第8期9-11,共3页
本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的... 本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的各个阶段并实现最终的时序收敛。通过对两种物理设计方法的设计总耗时的比较,说明了层次化物理设计在缩短设计周期上有明显优势。 展开更多
关键词 集成电路 数字后端设计 层次化物理设计 展平式物理设计
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基于130nm工艺的Uart IP数字后端设计
3
作者 胡宇航 刘霞 +1 位作者 陈超 王丽丽 《集成电路通讯》 2015年第1期13-17,共5页
数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计，该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络，电压降仅为1．03％... 数字后端设计采用流程化、步骤化设计可以很大程度的提高设计的完整性和可修改性。采用IC Compile工具完成了数字Uart IP的后端设计，该设计主要分为布局、电源规划、时钟树综合、布线等过程。合理的设计了电源网络，电压降仅为1．03％，完成了对三级时钟树的综合设计，时钟树的全局偏差仅为0．06381纳秒，每个过程之后都对时序、拥塞、设计规则违反进行评估，以满足设计要求。 展开更多
关键词 UART 数字后端设计 时钟树 布局布线
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无线内窥镜系统胶囊内数字芯片的后端设计 被引量：1
4
作者 蔺蓉 李国林 +4 位作者 李冬梅 李晓雯 陈新凯 谢翔 王志华 《微电子学与计算机》 CSCD 北大核心 2007年第4期8-11,共4页
无线内窥镜系统胶囊内的低功耗数字集成电路的设计,是整个系统设计的关键。文中给出了利用后端设计的EDA工具对无线内窥镜系统胶囊内数字集成电路进行物理实现的过程。
关键词 无线内窥镜 数字电路后端设计 布局布线 Astro
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