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SOC的可测性设计 被引量:6
1
作者 梁宇 韩奇 +1 位作者 魏同立 郑茳 《固体电子学研究与进展》 EI CAS CSCD 北大核心 2001年第3期246-252,共7页
SOC(片上系统 )由于设计周期短、可重用性好、可靠性高等优点而被广泛应用。对于DFT(可测性设计 ) ,SOC的规模及复杂性带来了诸多挑战 ,如多时钟域问题、嵌入式模块的不同测试方法、引脚的有限性等等。文中将就这些问题结合实例讨论一... SOC(片上系统 )由于设计周期短、可重用性好、可靠性高等优点而被广泛应用。对于DFT(可测性设计 ) ,SOC的规模及复杂性带来了诸多挑战 ,如多时钟域问题、嵌入式模块的不同测试方法、引脚的有限性等等。文中将就这些问题结合实例讨论一种可配置的系统 展开更多
关键词 片上系统 可测性设计 超大规模集成电路 扫描测试
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低成本的两级扫描测试结构 被引量:5
2
作者 向东 李开伟 《计算机学报》 EI CSCD 北大核心 2006年第5期786-791,共6页
提出了一种两级扫描测试结构:根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结... 提出了一种两级扫描测试结构:根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应.实验结果表明,该两级测试结构与以往的方法相比,在保证故障覆盖率的同时,大大降低了测试时间、测试功耗和测试数据量. 展开更多
关键词 测试性设计 扫描测试 测试时间 测试功耗 测试数据量
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系统级的可测性设计 被引量:6
3
作者 郭筝 郭炜 《计算机工程》 CAS CSCD 北大核心 2005年第20期202-204,共3页
随着IC设计的不断发展,SoC由于其可重用性而被广泛应用,这使得可测性设计(DFT)也被提高到系统级的高度。从顶层模块考虑,必须对不同模块采用不同的测试策略,合理分配测试资源。该文通过实例,提供了一种可行的系统级DFT方案。
关键词 可测性设计 内建自测 扫描测试
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数模混合信号的测试与仿真 被引量:3
4
作者 徐卫林 何怡刚 厉芸 《现代电子技术》 2004年第22期80-82,93,共4页
VL SI的发展特别是 So C的出现 ,对混合信号测试的研究提出了紧迫的要求。结合系统级芯片的可测试性设计技术所面临的技术难点 ,本文着重讨论了目前现有的各种测试手段及其各自的特点。
关键词 片上系统 混合信号 扫描测试 内置自测试 故障仿真
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采用片内PLL实现实速扫描测试的方案 被引量:4
5
作者 范小鑫 李华伟 +1 位作者 胡瑜 李晓维 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第3期366-370,共5页
提出了一种采用片内PLL实现实速扫描测试的方案.在该方案中,移入测试向量时使用测试仪提供的时钟,激励施加和响应捕获采用片内PLL生成的高速时钟,降低了实速扫描测试对测试仪时钟频率的要求.在AC’97音频控制器电路上进行的实验,证实了... 提出了一种采用片内PLL实现实速扫描测试的方案.在该方案中,移入测试向量时使用测试仪提供的时钟,激励施加和响应捕获采用片内PLL生成的高速时钟,降低了实速扫描测试对测试仪时钟频率的要求.在AC’97音频控制器电路上进行的实验,证实了该方案的可行性. 展开更多
关键词 锁相环 实速测试 扫描测试
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SoC中混合信号的测试 被引量:3
6
作者 刘全喜 何怡刚 +1 位作者 刘美容 彭浴辉 《现代电子技术》 2006年第3期94-98,共5页
随着经济社会的发展,人们对消费类电子的多媒体功能要求越来越高;这极大促进了SoC中混合信号工艺的运用,但是随之而来的是SoC在测试上遇到了前所未有的难题,因为混合信号电路的集成使他不同于纯数字电路IC的测试。SoC中混合信号的测试是... 随着经济社会的发展,人们对消费类电子的多媒体功能要求越来越高;这极大促进了SoC中混合信号工艺的运用,但是随之而来的是SoC在测试上遇到了前所未有的难题,因为混合信号电路的集成使他不同于纯数字电路IC的测试。SoC中混合信号的测试是SoC进一步发展的瓶颈,这对研究提出了紧迫的要求。介绍SoC中混合信号测试面临的主要问题,着重讨论了混合信号边界扫描测试,内置自测试方法(BIST)等测试手段及各自的特点。展望了SoC混合信号测试的研究方向。 展开更多
关键词 SOC 混合信号 扫描测试 内置自测试
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IC可测性与3D芯片测试技术的分析
7
作者 张峰 袁欣欣 +5 位作者 李拓 苏康 杜雅楠 刘凯 满宏涛 邹晓峰 《电子技术(上海)》 2023年第7期6-8,共3页
阐述系统级芯片SoC的可测性技术DFT,在系统测试中发挥着极其重要的作用。DFT技术主要包括扫描测试和内建自测试BIST,探讨测试数据压缩技术、低功耗测试技术、并发在线测试中的DFT测试技术,以及3D IC测试技术的原理、存在的问题和发展前... 阐述系统级芯片SoC的可测性技术DFT,在系统测试中发挥着极其重要的作用。DFT技术主要包括扫描测试和内建自测试BIST,探讨测试数据压缩技术、低功耗测试技术、并发在线测试中的DFT测试技术,以及3D IC测试技术的原理、存在的问题和发展前景。DFT测试技术实现低功耗、低测试成本、测试时间短、高故障覆盖率和高测试效率。 展开更多
关键词 集成电路测试 系统级芯片 扫描测试 测试数据压缩
原文传递
扫描位移过程中低功耗测试的设计与实现
8
作者 李尤鹏 纪元法 +1 位作者 肖有军 雷鹏 《半导体技术》 CAS 北大核心 2023年第11期1012-1019,共8页
针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端... 针对扫描位移功耗过高带来的生产成本增加、良率降低的问题,提出采用时钟相位调整技术和逻辑阻隔技术相组合的方式来降低测试功耗。利用布局布线之后的时钟偏差和物理位置等信息对时钟相位进行调整,从而降低峰值功耗;通过寄存器输出端的扇出数量来决定阻隔逻辑电路插入点,从而降低平均功耗。将该方案应用于实际项目中,从面积、覆盖率、功耗角度分析了时钟相位调整技术和逻辑阻隔技术的特点。结果表明,在面积和覆盖率影响较小的情况下,采用两种技术组合后扫描位移的峰值功耗降低了73.24%,平均功耗降低了6.78%。该方案具有良好的实用性,可为大规模集成电路低功耗可测性设计提供参考。 展开更多
关键词 扫描测试 低功耗测试 位移功耗 时钟相位调整 阻隔逻辑电路
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单粒子瞬态效应硬件注入模型实现和仿真 被引量:4
9
作者 周婉婷 靳丽娜 叶世旺 《微电子学与计算机》 CSCD 北大核心 2014年第9期84-87,共4页
基于量化组合逻辑门延迟思想和扫描测试的方法,提出了一种适用于FPGA硬件模拟单粒子瞬态效应的门级注入模型.该模型考虑了电气掩蔽效应对脉冲传输的影响,通过该模型可以对组合电路任意逻辑门进行错误注入.基于该模型对ISCAS’85基准电... 基于量化组合逻辑门延迟思想和扫描测试的方法,提出了一种适用于FPGA硬件模拟单粒子瞬态效应的门级注入模型.该模型考虑了电气掩蔽效应对脉冲传输的影响,通过该模型可以对组合电路任意逻辑门进行错误注入.基于该模型对ISCAS’85基准电路进行单粒子瞬态的研究,实验结果表明该脉冲产生方法高效,注入速度达到105 faults/s. 展开更多
关键词 单粒子瞬态效应 扫描测试 FPGA 硬件模拟
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减少SOC测试时间的测试结构配置与规划 被引量:2
10
作者 谢永乐 陈光 孙秀斌 《仪器仪表学报》 EI CAS CSCD 北大核心 2005年第8期867-870,共4页
以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenc... 以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenchmark为实验对象,示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。 展开更多
关键词 系统芯片(SOC) 内嵌芯核 测试规划 扫描测试 可测性设计
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FFT处理器的一种扫描内建自测试方案 被引量:3
11
作者 杨德才 谢永乐 陈光 《仪器仪表学报》 EI CAS CSCD 北大核心 2008年第2期299-303,共5页
对FFT处理器提出了一种采用扫描的内建自测试方案。该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成。通过将... 对FFT处理器提出了一种采用扫描的内建自测试方案。该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成。通过将系统已有流水线寄存器构成扫描链且通过扫描链的可重构,不仅进一步简化了测试设计要求,而且减少了硬件成本和系统性能占用,同时还具有测试向量少、故障覆盖率高的优点。 展开更多
关键词 内建自测试 可测性设计 FFT处理器 扫描测试
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基于可控功耗的扫描分段测试结构 被引量:2
12
作者 江舟 向东 神克乐 《清华大学学报(自然科学版)》 EI CAS CSCD 北大核心 2015年第8期889-894,共6页
随着芯片尺寸进入微纳米级时代,集成电路测试过程中产生的功耗也越来越大,已经成为了芯片生产和测试的瓶颈。已有的研究主要是降低移位功耗或者捕获功耗,但是很少有方法能够同时降低这2个阶段的功耗,而且目前还没有针对捕获功耗可控性... 随着芯片尺寸进入微纳米级时代,集成电路测试过程中产生的功耗也越来越大,已经成为了芯片生产和测试的瓶颈。已有的研究主要是降低移位功耗或者捕获功耗,但是很少有方法能够同时降低这2个阶段的功耗,而且目前还没有针对捕获功耗可控性的研究。该文提出了一种基于可控功耗的扫描分段结构,该结构能够控制移位阶段和捕获阶段的功耗,并且只需增加很小的面积开销。同时还设计了一种高效的电路结构分析算法来检测触发器之间的依赖关系,以及一种能够直接降低同一时刻触发器跳变的扫描分段策略,这种策略通过不断的迭代分段组合来完成最优分组。该分段方法是第一个基于电路结构依赖和时钟树影响的功耗可控方法。实验表明,该结构在ISCAS89和IWLS2005基准电路测试中都有明显的效果。 展开更多
关键词 扫描测试 扫描分段 低功耗 可控捕获功耗 测试设计
原文传递
一种有效降低测试时间的SOC扫描测试设计方法
13
作者 石亦欣 李蔚 +1 位作者 俞军 程君侠 《微电子学》 CAS CSCD 北大核心 2007年第5期756-760,共5页
随着集成电路规模的迅速增大,巨大的测试向量带来的测试成本压力已成为芯片产品成本考虑中一个不可忽略、甚至非常关键的要素。针对目前大规模SOC芯片测试成本高的问题,提出了一种通过测试扫描链复用来减少测试时间的方法。试验数据表明... 随着集成电路规模的迅速增大,巨大的测试向量带来的测试成本压力已成为芯片产品成本考虑中一个不可忽略、甚至非常关键的要素。针对目前大规模SOC芯片测试成本高的问题,提出了一种通过测试扫描链复用来减少测试时间的方法。试验数据表明,该方法在降低测试时间的同时,保持了较高的测试覆盖率,是一种较有价值的降低SOC芯片测试成本的方法。 展开更多
关键词 SOC 测试性设计 扫描测试 扫描测试向量压缩技术 自动测试向量产生
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超声波扫描技术在大功率半导体制造工艺中的应用 被引量:1
14
作者 赵涛 赵卫 +1 位作者 刘航辉 王梦涛 《内江科技》 2019年第2期22-22,28,共2页
本文通过介绍超声波扫描技术的工作原理、测试方法,利用实验对大功率器件进行现场C扫描测试分析,来诠释其在大功率半导体器件生产过程中的重要性,有效帮助我们判断器件焊接状况的可靠性,进而保证出厂芯片的合格率。
关键词 超声波扫描技术 大功率半导体器件 检测法 超声波检测 超声波扫描显微镜 无损检测技术 塑封料 扫描影像 声脉冲 扫描测试 检测器件 压电陶瓷
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采用时钟屏蔽策略降低测试功耗 被引量:2
15
作者 胡殿伟 向东 《清华大学学报(自然科学版)》 EI CAS CSCD 北大核心 2007年第7期1216-1219,共4页
为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功... 为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。 展开更多
关键词 扫描测试 两级扫描 时钟屏蔽 冗余故障
原文传递
一个基于扫描方法的DFT设计与实现 被引量:2
16
作者 张炜杰 陈亦灏 +2 位作者 沈怿皓 赖宗声 段春丽 《微电子学与计算机》 CSCD 北大核心 2008年第5期169-172,共4页
DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进行扫描设计.根据扫描链的特点和电路多时钟域问题,采用了三种设计方案,整个流程包括了行为级Verilog代码... DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进行扫描设计.根据扫描链的特点和电路多时钟域问题,采用了三种设计方案,整个流程包括了行为级Verilog代码的修改、扫描设计综合以及自动测试模板产生(ATPG).对不同的设计方案给出了相应的故障覆盖率,并对生成的模板进行压缩优化,减少了测试仿真时间.最后分析了导致故障覆盖率不同的一些因素和设计中的综合考虑. 展开更多
关键词 可测性设计 扫描测试 扫描 故障覆盖率
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基于扫描的VLSI全速测试方法 被引量:2
17
作者 马琪 焦鹏 周宇亮 《半导体技术》 CAS CSCD 北大核心 2007年第12期1090-1093,共4页
当工艺进入到超深亚微米以下,传统的故障模型不再适用,必须对电路传输延迟引发的故障采用延迟故障模型进行全速测试。给出了常用的延迟故障模型,介绍了一种基于扫描的全速测试方法,并给出了全速测试中片上时钟控制器的电路实现方案。对... 当工艺进入到超深亚微米以下,传统的故障模型不再适用,必须对电路传输延迟引发的故障采用延迟故障模型进行全速测试。给出了常用的延迟故障模型,介绍了一种基于扫描的全速测试方法,并给出了全速测试中片上时钟控制器的电路实现方案。对芯片进行测试,可以直接利用片内锁相环电路输出的高速时钟对电路施加激励和捕获响应,而测试向量的扫描输入和响应扫描输出则可以采用测试机提供的低速时钟,从而降低了全速测试对测试机时钟频率的要求。最后,对于全速测试方案提出了若干建议。 展开更多
关键词 可测性设计 延迟故障 全速测试 扫描测试
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并行测试——一种有效降低测试成本的突破性方法
18
作者 马丁.费雪 《中国集成电路》 2002年第9期89-92,共4页
现今的系统芯片SOC(system on a chip),在复杂度逐渐增加的同时,也面临着半导体测试上的巨大挑战。其中,主要的课题是降低平均售价及成本。本文所介绍的新方法有效的缩短了对复杂SOC的测试时间,即在同一时间里,测试IC内多种不同的运作... 现今的系统芯片SOC(system on a chip),在复杂度逐渐增加的同时,也面临着半导体测试上的巨大挑战。其中,主要的课题是降低平均售价及成本。本文所介绍的新方法有效的缩短了对复杂SOC的测试时间,即在同一时间里,测试IC内多种不同的运作功能。这种方法必须通过既具有单独管脚(Per-Pin)个别处理的架构,又具有多端口(multi-port)测试能力的自动测试系统(ATE)来运行。其所具有的弹性和其他优点,在未来对降低测试成本要求日益增加的需求下,提供了一个新的解决方法。 展开更多
关键词 并行测试 自动测试系统 测试时间 系统芯片 成本 多端口 内存 测试模式 扫描测试 测试能力
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基于LabVIEW的毫米波成像系统控制软件的实现 被引量:2
19
作者 许侠 刘海霞 殷勇 《现代电子技术》 2013年第3期112-114,共3页
为了满足学校科研对实验系统高效率、高智能和对测试结果的高准确度要求,摈弃传统毫米波成像模式,采用LabVIEW为编程语言,开发了一套全自动、实时性、各仪器协同性优越的全自动毫米波成像系统。并且用这套系统做了点对点激光成像实验,... 为了满足学校科研对实验系统高效率、高智能和对测试结果的高准确度要求,摈弃传统毫米波成像模式,采用LabVIEW为编程语言,开发了一套全自动、实时性、各仪器协同性优越的全自动毫米波成像系统。并且用这套系统做了点对点激光成像实验,得到了多幅高质量的成像效果图。在实际使用中用户能够根据自己要求设定多种参数来自定义整个成像过程;还可以单独调用控制部分实验仪器完成其他科研实验,实现了科研实验的自动化、高效率和一套程序多用途等目的。目前该套系统已经成功地运用到多个实际科研项目中。 展开更多
关键词 LABVIEW 毫米波成像 激光成像 扫描测试
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一种先进的有线电视扫描测试系统
20
作者 王浩若 《有线电视技术》 1997年第5期33-34,37,共3页
随着国内有线电视事业的发展,越来越多的人认识到在有线电视系统中进行扫描测试具有十分重要的意义。什么是扫描(Sweep)?即测量系统及其部件的频率响应,也称频率特性、或幅频特性,或不平坦度等,都指的是同一个意思。人们发现对系统已有... 随着国内有线电视事业的发展,越来越多的人认识到在有线电视系统中进行扫描测试具有十分重要的意义。什么是扫描(Sweep)?即测量系统及其部件的频率响应,也称频率特性、或幅频特性,或不平坦度等,都指的是同一个意思。人们发现对系统已有频道仅仅进行电平、载噪比、哼调、互调失真等各项测试还是很不够的。将要开通的频道和整个全频段的情形,还是不知道。一旦增加新频道,将不得不重新调整和更换部分器材。 展开更多
关键词 扫描测试 频率特性 频率响应 有线电视系统 载噪比 电视扫描 扫描系统 测试系统 全频道 参考点
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