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ASIC中的异步时序设计 被引量：10
1
作者 杜旭 王夏泉 《微电子学》 CAS CSCD 北大核心 2004年第5期522-524,528,共4页
　绝大部分ASIC设计工程师在实际工作中都会遇到异步设计的问题。文章针对异步时序产生的问题,介绍了几种同步的策略。特别是结绳法和异步FIFO的异步比较法,都是比较新颖的方法。
关键词 ASIC 异步时序 MTBF 双锁存器法 结绳法 异步FIFO 异步比较
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应用于24G雷达芯片系统的12 bit 50 MS/s SAR ADC
2
作者 张鸣 陈磊 +1 位作者 郑喜鹏 郝建娇 《电子设计工程》 2024年第12期65-70,共6页
针对24G雷达芯片的设计需要,设计了一款12 bit、采样率为50 MS/s的逐次逼近型模数转换器(SARADC)。整体架构采用全差分形式,采用改进型的分裂式电容阵列,提高CDAC的建立速度。同时,采用二进制重组权重的冗余校正算法,进一步提高系统线... 针对24G雷达芯片的设计需要,设计了一款12 bit、采样率为50 MS/s的逐次逼近型模数转换器(SARADC)。整体架构采用全差分形式,采用改进型的分裂式电容阵列,提高CDAC的建立速度。同时,采用二进制重组权重的冗余校正算法,进一步提高系统线性度。利用优化的Strong-arm比较器结构,与异步时序配合,提高ADC的工作速度。电路采用SMIC 40 nmCMOS工艺进行设计,后仿真结果表明,在电源电压为1.1 V,采样率为50 MS/s下,输入信号频率约为5 MHz的正弦信号,无杂散动态范围为80.6 dBc,信噪失真比为71.5 dB,有效位数能够达到11.58 bit。 展开更多
关键词 逐次逼近型模数转换器 分裂式电容阵列 二进制重组权重 冗余 异步时序
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地铁巡检线扫激光传感器控制装置设计与实现
3
作者 刘文虎 《科技创新与应用》 2023年第15期105-108,共4页
地铁轨道日常巡检中需要2台线扫激光传感器实现地铁轨道面的图像扫描,2台线扫激光传感器同时采样时激光叠加部分会出现干扰,导致该部分采样数据异常。设计一种通过单片机控制2台线扫传感器采样的控制装置。装置通过单片机IO口输出异步... 地铁轨道日常巡检中需要2台线扫激光传感器实现地铁轨道面的图像扫描,2台线扫激光传感器同时采样时激光叠加部分会出现干扰,导致该部分采样数据异常。设计一种通过单片机控制2台线扫传感器采样的控制装置。装置通过单片机IO口输出异步时序控制线扫传感器异步采样,通过自带网口和扩展网口读取扫描数据,通过串口控制4G/GPRS模块将数据远程传输到巡检自动化控制后台。 展开更多
关键词 线扫激光传感器 干扰 异步时序 扩展网口 远程传输
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一种14bit异步时序两级Pipelined-SAR模数转换器技术
4
作者 陈凯让 王冰 +1 位作者 王友华 杨毓军 《微电子学》 CAS 北大核心 2023年第3期444-450,共7页
设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置,采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟;为降低整个ADC静态功耗,可调节延迟单元用于合理分配子ADC和增益级的工作时间;三级电... 设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置,采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟;为降低整个ADC静态功耗,可调节延迟单元用于合理分配子ADC和增益级的工作时间;三级电荷泵用于设计增益级,从而降低设计难度并进一步降低功耗。最终,该14 bit异步时序ADC在0.18μm CMOS工艺下设计并仿真。后仿真结果表明,在采样速率为10 kS/s时,该ADC的SNDR为83.5 dB,功耗为2.39μW,FoM_(s)值为176.7 dB。 展开更多
关键词 异步时序 流水线SAR-ADC 电荷泵 边沿检测
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12 bit 100 MS/s Flash-SAR混合模数转换器设计
5
作者 田芮谦 宋树祥 +3 位作者 赵媛 岑明灿 蔡超波 蒋品群 《无线电工程》 北大核心 2023年第6期1421-1429,共9页
针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时... 针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时钟周期内可以转换出多个数字码的优势,提高了ADC的采样率。采用新型混合开关切换策略与分段电容阵列技术相结合提升了ADC的能量效率,减小了版图面积。同时,电路采用预放大动态锁存比较器以降低噪声和失调对ADC性能的影响。采用SMIC 0.11μm工艺后,仿真结果表明,在1.2 V的工作电压下,当采样速率为100 MS/s,输入信号频率为45.04 MHz时,输出信号的信号噪声失真比(Signal-to-Noise-and-Distortion Radio,SNDR)为69.26 dB,无杂散动态范围(Spurious-free Dynamic Range,SFDR)为82.10 dB,有效位数(Effective Numbers of Bits,ENOB)达到11.21 bit,功耗为5.72 mW,版图尺寸为380μm×110μm。 展开更多
关键词 逐次逼近 快闪型模数转换器 新型混合开关切换策略 预放大动态锁存比较器 异步时序
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数字集成电路门控时钟可靠性研究 被引量：3
6
作者 喻贤坤 姜爽 +2 位作者 王磊 王莉 彭斌 《电子技术应用》 北大核心 2017年第1期60-63,67,共5页
在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术。然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这三方面的风险,提出多种门控时钟的优化技术,包括异步门控时... 在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术。然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这三方面的风险,提出多种门控时钟的优化技术,包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序优化技术,确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时,能够规避设计风险,提升电路可靠性。 展开更多
关键词 低功耗设计 门控时钟 异步时序 可测性设计 时序优化
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一种高效的时序转换电路设计与实现 被引量：2
7
作者 杜斐 何嘉文 +2 位作者 刘承禹 张骏 田泽 《计算机技术与发展》 2021年第5期96-101,共6页
嵌入式处理器是目前片上系统中常用的处理器引擎,包括处理器、PLB总线系统、软件驱动等部分,其性能高、功耗低、使用灵活,通过处理器自带的PLB总线,可将成熟IP与嵌入式处理器相连接。由于PLB总线结构复杂,时序多样,且其接口时序与常用... 嵌入式处理器是目前片上系统中常用的处理器引擎,包括处理器、PLB总线系统、软件驱动等部分,其性能高、功耗低、使用灵活,通过处理器自带的PLB总线,可将成熟IP与嵌入式处理器相连接。由于PLB总线结构复杂,时序多样,且其接口时序与常用的寄存器接口访问时序差距较大,不利于迅速建立成熟IP和PLB总线连接。为解决此问题,首先深入研究了嵌入式处理器内部PLB总线协议和PLB总线各个接口的结构及机制,然后在理解PLB总线系统时序以及内部各子模块的功能与工作机制的基础上,提出一种高效时序转换电路解决方案,以满足PLB总线端单拍传输、Line传输和Burst传输,从设备端同步时序传输、异步时序传输的通信需求。通过功能仿真和工程实践表明,该时序转换电路工作稳定,性能良好,具有配置灵活、使用方便、数据传输效率高等优点,较好地满足了应用需求,且对其他类似接口转换设计具有一定的借鉴意义。 展开更多
关键词 嵌入式处理器 PLB总线 同步时序 异步时序 转换电路
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一种流水线-逐次逼近型ADC的异步时序控制方法 被引量：2
8
作者 李跃峰 唐鹤 《电子与封装》 2020年第7期10-15,共6页
模数转换器(ADC)在现代信号处理领域发挥着关键作用。综合考虑分辨率、采样速率、功耗等性能指标,流水线-逐次逼近型(Pipeline-SAR)ADC有着明显的优势。提出了一种流水线-逐次逼近型ADC的异步时序逻辑控制方法。该控制方法在传统控制方... 模数转换器(ADC)在现代信号处理领域发挥着关键作用。综合考虑分辨率、采样速率、功耗等性能指标,流水线-逐次逼近型(Pipeline-SAR)ADC有着明显的优势。提出了一种流水线-逐次逼近型ADC的异步时序逻辑控制方法。该控制方法在传统控制方法的基础上,将ADC工作所需控制信号的产生方式及对电路的控制方式做出了改良,精简不必要的控制信号以提高时间利用效率,并且加入级间握手信号以保证ADC的工作稳定性。该方法运用于14 bit 800 MSample/s Pipeline-SAR ADC中,有效位数(ENOB)可以达到12 bit。 展开更多
关键词 流水线-逐次逼近ADC 异步时序 系统结构 动态放大器
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一种单级长延时电路的设计 被引量：1
9
作者 罗前 黄晨 袁蕊林 《电子元器件应用》 2012年第1期18-19,38,共3页
设计了一款单级长延时产生电路。此长延时产生电路,对输入的低脉宽宽度没有要求,一次展宽到位,同时通过精准的电流源设计,采用工艺偏差比较小的电容,消耗极小的版图面积,提高了信号精度。电路在TSMC0.35微米工艺得到验证,达到设计效果。
关键词 延时 脉宽 异步时序 只读存储器
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GAL器件的异步时序应用研究
10
作者 秦石乔 苏勇 高宏伟 《电子技术应用》 北大核心 1997年第9期54-56,共3页
从分析异步触发器的内部结构出发，结合ＧＡＬ芯片的特点，获得了用ＧＡＬ芯片设计异步时序电路的一般方法和设计步骤，从而解决了ＧＡＬ芯片的异步时序应用难题，并在实践中得到验证和运用。这一研究对扩大ＧＡＬ芯片的应用范围和提高... 从分析异步触发器的内部结构出发，结合ＧＡＬ芯片的特点，获得了用ＧＡＬ芯片设计异步时序电路的一般方法和设计步骤，从而解决了ＧＡＬ芯片的异步时序应用难题，并在实践中得到验证和运用。这一研究对扩大ＧＡＬ芯片的应用范围和提高ＧＡＬ芯片的保密安全性无疑具有重要的意义。 展开更多
关键词 异步时序 异步触发器 GAL器件
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DPBUS时序及其设定方法
11
作者 龙海军 《河南科技》 2014年第8期96-97,共2页
DPBUS在数字化控制系统中有比较广泛的应用,时序在主站访问从站进行数据通讯中,对数据的传输效率、速度和传输质量都有重要影响,特别是对通讯数量大、结构复杂的主从站通讯尤为重要。本文介绍了DPBUS的两种时序即同步时序和异步时序,以... DPBUS在数字化控制系统中有比较广泛的应用,时序在主站访问从站进行数据通讯中,对数据的传输效率、速度和传输质量都有重要影响,特别是对通讯数量大、结构复杂的主从站通讯尤为重要。本文介绍了DPBUS的两种时序即同步时序和异步时序,以及在不同时序下,从站时序与数据链表的分配方式。 展开更多
关键词 DPBUS 同步时序 异步时序
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异步时序状态机的分析与设计
12
作者 潘骁 闭金杰 《电子技术（上海）》 2014年第10期43-45,共3页
文中以给出的一个状态机为例,然后用异步时序状态机的设计方法得到最终的电路,最后用Verilog语言描述其电路并在modelsim上进行逻辑测试,测试结果表明所设计的电路是正确的。
关键词 异步时序 状态机 VERILOG HDL
原文传递
基于低功耗双边沿JK触发器的异步时序电路设计 被引量：8
13
作者 赵敏笑 余红娟 陈偕雄 《浙江大学学报（理学版）》 CAS CSCD 北大核心 2005年第1期45-48,共4页
从JK触发器的激励表出发,介绍了基于单边沿JK触发器的同步时序电路和异步时序电路设计,提出了双边沿JK触发器的完整状态方程,并以此为基础讨论了基于双边沿JK触发器的异步时序电路的设计方法.
关键词 低功耗 双边沿触发器 异步时序电路 逻辑设计
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异步时序电路分析的一种OBDD方法 被引量：2
14
作者 吕毅 姚志江 +1 位作者 魏道政 解永良 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2001年第6期500-504,共5页
对异步时序电路的分析和使用是一个比较困难的问题 ,所以 ,异步时序电路的实际应用范围远不如同步时序电路 .通过改进 JR Burch等提出的分析方法 ,使之适用于异步时序电路 .该方法使用基于 OBDD的布尔特征函数来表示电路的转移关系 ,并... 对异步时序电路的分析和使用是一个比较困难的问题 ,所以 ,异步时序电路的实际应用范围远不如同步时序电路 .通过改进 JR Burch等提出的分析方法 ,使之适用于异步时序电路 .该方法使用基于 OBDD的布尔特征函数来表示电路的转移关系 ,并通过基于 OBDD的布尔函数的运算来确定异步时序电路的稳定状态、及当输入改变时电路的下一个稳定状态 。 展开更多
关键词 异步时序电路 特征函数 有序二元判决图 OBDD
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异步时序逻辑电路设计的一种简明方法 被引量：3
15
作者 赵兴强 《西华师范大学学报（自然科学版）》 2004年第2期227-230,共4页
提出了一种异步时序电路设计的新方法:时钟信号与次态卡诺图联立法.根据时钟信号填写次态卡诺图,当触发器满足时钟信号时其次态由状态转换图决定,否则其次态为约束项.据此可方便求出驱动方程并判断自启动.
关键词 异步时序逻辑电路 电路设计 时钟信号 次态卡诺图 状态转换图 约束项
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基于时序图的异步时序逻辑电路的设计 被引量：2
16
作者 高美蓉 《新技术新工艺》 2016年第2期37-39,共3页
在异步时序逻辑电路的设计过程中,以波形分析为基础,通过电路的状态转换图得到电路的时序图,通过时序图的分析确定触发器的时钟方程,在时钟方程的作用下得到状态转换,填写次态卡诺图,通过次态卡诺图的化简得到输出方程和状态方程的设计... 在异步时序逻辑电路的设计过程中,以波形分析为基础,通过电路的状态转换图得到电路的时序图,通过时序图的分析确定触发器的时钟方程,在时钟方程的作用下得到状态转换,填写次态卡诺图,通过次态卡诺图的化简得到输出方程和状态方程的设计方法。该方法简单实用,学生易于理解和接受。 展开更多
关键词 异步时序逻辑电路 时序图 时钟信号
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时序逻辑电路分析方法的改进 被引量：2
17
作者 江静 《防灾技术高等专科学校学报》 2005年第2期107-110,共4页
本文采用次态卡诺图法对时序逻辑电路的功能进行分析,力图改进传统异步时序电路的分析方法,在保证分析结果正确无误的前提下,简化了常规分析方法中繁琐的步骤,更具有实用性。以一个8421BCD码表示的十进制异步减法计数器为例,给出各触发... 本文采用次态卡诺图法对时序逻辑电路的功能进行分析,力图改进传统异步时序电路的分析方法,在保证分析结果正确无误的前提下,简化了常规分析方法中繁琐的步骤,更具有实用性。以一个8421BCD码表示的十进制异步减法计数器为例,给出各触发器状态方程的表达式,并用状态表、状态图分析其逻辑功能。 展开更多
关键词 异步时序电路 逻辑分析 卡诺图
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论异步时序线路的状态翻转 被引量：2
18
作者 康裕荣 康向东 《南方冶金学院学报》 2002年第5期34-37,共4页
进一步说明异步时序线路状态翻转的特点.
关键词 异步时序线路 状态翻转 触发器 计数器
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异步时序逻辑电路的卡诺图分析法 被引量：2
19
作者 李永生 《淮北职业技术学院学报》 2002年第1期65-67,共3页
学生对异步时序逻辑电路分析时易出错,现介绍一种利用次态卡诺图分析时序逻辑电路的方法,它简便易行,清晰明了。
关键词 异步时序电路 卡诺图 逻辑分析
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异步时序逻辑电路的分析与探讨 被引量：2
20
作者 江静 王成员 《华北科技学院学报》 2004年第3期67-69,共3页
用一个 84 2 1BCD码表示的十进制异步减法计数器的实例 ,说明各触发器状态方程的表达式 ,并用状态表。
关键词 异步时序电路 触发器 特征表达式
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