利用FPGA延时链实现鉴相器时钟数据恢复 被引量：3

1

作者 谢明璞 武杰 张杰 《核技术》 CAS CSCD 北大核心 2009年第6期477-480,共4页

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入... 为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差。根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定。环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到。经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下。 展开更多

关键词 时钟数据恢复 现场可编程门阵列 延时链 鉴相器 环路滤波器设计

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基于互连线插值的时间数字转换器结构设计 被引量：1

2

作者 周郭飞 杨宏 《核技术》 CAS CSCD 北大核心 2020年第7期40-46,共7页

全数字锁相环(All-digital Phase Locked Loop,ADPLL)中时间数字转换器(Time-to-Digital Converter,TDC)用于测量数控振荡器(Digitally Controlled Oscillator,DCO)输出时钟和参考时钟之间分数相位差,其分辨率越高,环路的相位噪声特性... 全数字锁相环(All-digital Phase Locked Loop,ADPLL)中时间数字转换器(Time-to-Digital Converter,TDC)用于测量数控振荡器(Digitally Controlled Oscillator,DCO)输出时钟和参考时钟之间分数相位差,其分辨率越高,环路的相位噪声特性越好。为了提升TDC的测量分辨率,提出了一种对工艺偏差不敏感的环形互连线插值的TDC结构。本文首先给出了基于互连线插值TDC的系统结构,然后提出了一种工艺偏差不敏感的互连线结构实现等延时方法,并给出了环形的版图布局方案,最后利用仿真对提出的等延时实现方法进行验证。实验结果表明:该方法即使是在0.18μm CMOS工艺下也能将TDC的分辨率提高至皮秒级。 展开更多

关键词 时间数字变换器 互连线 延时链 延时估计

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0.18m CMOS中用于频率综合的时间数字转换器 被引量：1

3

作者 周郭飞 苏厉 +2 位作者 金德鹏 葛宁 曾烈光 《清华大学学报（自然科学版）》 EI CAS CSCD 北大核心 2009年第8期1209-1213,共5页

该文提出一种应用于全数字锁相环高分辨率的时间数字转换器TDC。该TDC延时单元由两级特殊的反相器构成,其中第一个反相器只考虑上升沿,而第二个反相器只考虑下降沿,通过合理选择两级反相器的尺寸可使总延时小于传统延时单元的一半,从而... 该文提出一种应用于全数字锁相环高分辨率的时间数字转换器TDC。该TDC延时单元由两级特殊的反相器构成,其中第一个反相器只考虑上升沿,而第二个反相器只考虑下降沿,通过合理选择两级反相器的尺寸可使总延时小于传统延时单元的一半,从而提高了TDC的分辨率。针对这种只考虑单沿的延时单元,该文还提出了相应的TDC系统。实验结果表明,在0.18μm CMOS工艺下,该文提出TDC的分辨率能达到28 ps。 展开更多

关键词 时间数字变换器 延时链 延时估计

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相控-延时链混合架构时间数字转换器

4

作者 李国梁 韩斌 +3 位作者 程阳 曹杰 鲍春 吴昊泽 《中国测试》 CAS 北大核心 2023年第6期130-136,共7页

高精度时间间隔测量过程中,为兼顾测量分辨和精度的同时,简化校准过程,提出一种混合架构的时间数字转换器(TDC)设计方法。该方法将相控时钟架构与抽头延时链(TDL)架构结合,利用不同相位的时钟对抽头延时链实现并行采样,一次测量过程中... 高精度时间间隔测量过程中,为兼顾测量分辨和精度的同时,简化校准过程,提出一种混合架构的时间数字转换器(TDC)设计方法。该方法将相控时钟架构与抽头延时链(TDL)架构结合,利用不同相位的时钟对抽头延时链实现并行采样,一次测量过程中可以得到多个测量值,最后利用多个测量值的均值表示测量结果。该方法在Kintex-7 FPGA上进行实验测试,结果表明在进行简单校准的情况下,仍然可以保持较高的测量分辨率和精度,从而证明提出方法的有效性与可行性。 展开更多

关键词 时间数字转换器 FPGA 延时链 相控时钟

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基于延迟线内插法的时间间隔测量电路

5

作者 张炜 吴秋莉 +2 位作者 黄钰 张春 邓雨荣 《电路与系统》 2015年第1期8-14,共7页

在时间同步系统中,时间间隔的测量至关重要。提高时间间隔测量的精度,可以让整个定位系统的定位更精确。延迟线内插法是近年来广泛研究和采用的一种时间间隔测量方法。同时内插法结合电子计数器可以扩大测量量程,从而同时达到高精度、... 在时间同步系统中,时间间隔的测量至关重要。提高时间间隔测量的精度,可以让整个定位系统的定位更精确。延迟线内插法是近年来广泛研究和采用的一种时间间隔测量方法。同时内插法结合电子计数器可以扩大测量量程,从而同时达到高精度、大量程的测量需求。本文针对定位系统时间间隔测量的需求,采用全定制芯片实现方式,在0.18 um COMS工艺下,实现了128级延时单元的延时链,仿真单级延时67 ps,实际测试该芯片的测量精度在1 ns以内。 展开更多

关键词 延迟线内插法 时间间隔测量 延时链

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一种基于全数字锁相环的SRAM实速测试方案

6

作者 张立军 王子欧 +2 位作者 于跃 郑坚斌 毛凌锋 《微电子学》 CAS CSCD 北大核心 2012年第1期121-125,共5页

提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案。该方案在内建自测试(BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟。通过调整这4个时钟的... 提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案。该方案在内建自测试(BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟。通过调整这4个时钟的相位来获得SRAM的关键性能参数,如存取时间、地址建立和保持时间等。该方案在UMC 55nm CMOS标准逻辑工艺下流片验证。测试结果显示,SRAM最大测试工作频率约为1.3GHz,测试精度为35ps。 展开更多

关键词 静态随机存储器 全数字锁相环 内建自测试 延时链 实速测试

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基于延时链的高精度SRAM时序参数测量电路

7

作者 姜彬 张敏敏 +2 位作者 王琴 蒋剑飞 毛志刚 《微电子学与计算机》 CSCD 北大核心 2017年第6期18-20,25,共4页

本文提出并实现了一种用于测量SRAM时序参数的延时链电路,在SMIC 130nm工艺下精度可以达到4.9ps.该延时链电路包括可调链路和固定链路,可调链路由可编程粗调单元和精调单元组成,固定链路由固定单元组成.并将待测SRAM和测量电路集成入SO... 本文提出并实现了一种用于测量SRAM时序参数的延时链电路,在SMIC 130nm工艺下精度可以达到4.9ps.该延时链电路包括可调链路和固定链路,可调链路由可编程粗调单元和精调单元组成,固定链路由固定单元组成.并将待测SRAM和测量电路集成入SOC系统中,从而实现SRAM的建立、保持和读写时间切换测量的功能. 展开更多

关键词 延时链 SRAM时序参数 SOC

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基于外推补偿技术改进结构的低成本FIR滤波器实现

8

作者 徐红 叶丰 黄朝耿 《电子技术应用》 北大核心 2017年第5期52-54,59,共4页

外推补偿技术利用FIR滤波器冲激响应的准周期特性进行系数外推,并将近似误差补偿回去,从而有效降低了多常系数乘法的复杂度,但延时链的增加是其固有特性,3种改进结构通过改变延时链位置来减小其位宽。综合结果表明,改变输入端延时链位... 外推补偿技术利用FIR滤波器冲激响应的准周期特性进行系数外推,并将近似误差补偿回去,从而有效降低了多常系数乘法的复杂度,但延时链的增加是其固有特性,3种改进结构通过改变延时链位置来减小其位宽。综合结果表明,改变输入端延时链位置的改进结构能够进一步降低FIR滤波器的硬件实现成本,具有较好的实用性。 展开更多

关键词 FIR数字滤波器 外推冲激响应 残余补偿 延时链 ASIC

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复合域算法的AESS盒电路实现 被引量：2

9

作者 刘政林 曾永红 +3 位作者 邹雪城 陈黎明 陈毅成 韩煜 《应用科学学报》 CAS CSCD 北大核心 2008年第6期622-626,共5页

提出一种基于复合域算法的全定制AES S盒架构,采用传输门逻辑实现了精简的、低功耗数据通道电路.在数据通道中插入异步握手电路控制的锁存器以控制信号抖动的传播,达到降低整个S盒功耗的目的.利用插入随机延时链的方法提高了S盒的抗差... 提出一种基于复合域算法的全定制AES S盒架构,采用传输门逻辑实现了精简的、低功耗数据通道电路.在数据通道中插入异步握手电路控制的锁存器以控制信号抖动的传播,达到降低整个S盒功耗的目的.利用插入随机延时链的方法提高了S盒的抗差分功耗分析能力.在0.25μm CMOS工艺下的S盒电路版图后仿真结果表明,本S盒电路具有低功耗、高安全性的优点,并保持复合域S盒电路所具有的面积小的特点. 展开更多

关键词 S盒 复合域 传输门 异步电路 随机延时链

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基于门延时的数字TDC电路设计 被引量：4

10

作者 李大鹏 徐东明 陈文宣 《中国集成电路》 2011年第7期37-40,共4页

为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法。采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中... 为了扩大时间数字转换(Time to Digital Converter,TDC)的测量范围并提高其分辨率,确保测量结果的正确有效,提出了一种数字TDC电路的设计方法。采用与工艺无关的环形门延时单元的设计方法,缩小了电路规模,且可以方便地移植到其它系统中。通过Verilog HDL语言对该设计进行了RTL级的描述,最后通过了时序仿真和FPGA验证。该设计方法与现有设计方法相比,使用较少的逻辑资源达到了大量程高精度的测量要求,计数结果正确稳定。 展开更多

关键词 时间数字转换 环形门延时链 现场可编程门阵列 集成电路设计

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基于SMIC 180nm工艺的内插延时链型TDC芯片

11

作者 汪炯 马毅超 +2 位作者 蒋俊国 庄建 滕海云 《半导体技术》 北大核心 2023年第12期1108-1114,共7页

在高能同步辐射光源的高分辨谱学线站系统(HEPS-B5)的核共振散射实验中,为满足测试样品对时间数字转换皮秒级的高分辨率时间测量要求,基于SMIC 180 nm工艺设计了一款内插延时链型的四通道时间数字转换器(TDC)芯片。该TDC芯片采用“粗计... 在高能同步辐射光源的高分辨谱学线站系统(HEPS-B5)的核共振散射实验中,为满足测试样品对时间数字转换皮秒级的高分辨率时间测量要求,基于SMIC 180 nm工艺设计了一款内插延时链型的四通道时间数字转换器(TDC)芯片。该TDC芯片采用“粗计数”和“细计数”相结合的链状结构,通过内插延时链法来提高测量分辨率,并结合时钟计数器以实现较大的动态测量范围。为了阻止亚稳态的传递,使用两级反相器作为基本延时单元,另外通过异步先进先出(FIFO)缓冲器实现数据在不同时钟域之间的安全传递。实验测试结果表明,该TDC芯片的时间分辨率可达到56.3 ps,动态测量范围为0~262μs,能够满足核共振散射实验的高精度时间测量要求。 展开更多

关键词 高能同步辐射光源(HEPS) 内插延时链 时间数字转换器(TDC) 高分辨率 180nm工艺

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应用于全数字锁相环中的精度可调的时间数字转换器(英文) 被引量：1

12

作者 张雪皎 崔科技 郑立荣 《复旦学报（自然科学版）》 CAS CSCD 北大核心 2016年第2期166-172,共7页

本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电... 本文提出了一种应用于全数字锁相环中的分辨率可调的两级时间数字转换器.第一级采用缓冲器延时链结构,运用可异步重置的触发器作为采样单元;第二级采用Vernier延时链结构以提高时间分辨率.和传统的单级结构相比,两级架构可以在更低的电路面积下实现相同的测量范围,并提供更好的分辨率.为了降低工艺、电压、温度对分辨率的影响,本设计采用了电压控制的延时单元,通过调整其延时来降低分辨率的变化.本设计通过65 nm工艺验证,总体面积0.06 mm2.仿真结果表明,在输入频率为1.2~1.8 GHz时,分辨率可达6.15 ps,动态范围1 260 ps,实现8 bits时间数字转换器,功耗仅2.5 mW. 展开更多

关键词 时间数字转换器 粗-细两级架构 Vernier延时链 可调谐分辨率

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基于MRV原理的锁相环抖动BIST电路优化与实现 被引量：1

13

作者 蔡志匡 徐亮 +2 位作者 任力争 许浩博 时龙兴 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第3期482-486,共5页

为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时... 为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析. 展开更多

关键词 锁相环 内建自测试 多精度游标 抖动 游标延时链 游标振荡器

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一种自参考的可变分辨率片上抖动测量系统

14

作者 解俊杰 杨雅娟 +3 位作者 刘飞 杨海钢 韦援丰 王峰 《微电子学与计算机》 CSCD 北大核心 2015年第11期33-39,45,共8页

提出了一种基于游标延时链结构的可变分辨率片上时钟抖动测量系统.为消除外部参考时钟引入的误差,利用单周期延时模块实现了自参考抖动测量设计.游标延时链由数字可控延时单元构成,测量分辨率可通过选择信号进行设置.数据读出部分采用... 提出了一种基于游标延时链结构的可变分辨率片上时钟抖动测量系统.为消除外部参考时钟引入的误差,利用单周期延时模块实现了自参考抖动测量设计.游标延时链由数字可控延时单元构成,测量分辨率可通过选择信号进行设置.数据读出部分采用真单相时钟D触发器,实现了高速时钟测量.与传统方法相比,此方法无需参考时钟,测量频率范围大,测量分辨率高且可以灵活设置.系统采用0.13μm CMOS工艺设计,电源电压为1.5V.后仿结果表明该系统可测量时钟频率范围为100～800 MHz,最高分辨率可达5.71ps,最大测量量程可达1.4ns. 展开更多

关键词 自参考结构 游标延时链 数字可控延时单元 真单相时钟

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一种自参考高速高精度片上时钟抖动测量系统

15

作者 杨雅娟 杨海钢 +3 位作者 韦援丰 王峰 朱渊明 解俊杰 《微电子学》 CAS CSCD 北大核心 2015年第3期376-381,共6页

提出了一种自参考结构的高速高精度片上时钟抖动测量系统。该系统采用流水线读出差分延时链结构,实现了超高速时钟相位抖动的连续周期测量。为降低传统测量中参考时钟引入的系统误差,提出了一种单时钟周期延时结构的自参考测试方案,实... 提出了一种自参考结构的高速高精度片上时钟抖动测量系统。该系统采用流水线读出差分延时链结构,实现了超高速时钟相位抖动的连续周期测量。为降低传统测量中参考时钟引入的系统误差,提出了一种单时钟周期延时结构的自参考测试方案,实现了无参考时钟的抖动测量。鉴相器采用三级SR锁存器结构,可实现无死区时间鉴相。设计采用0.13μm CMOS工艺,电源电压为1.5V。仿真结果表明,该系统可测量时钟频率范围为80MHz^1.2GHz,分辨率最高可达3ps,在电源噪声为100mV时,分辨率仍可达6ps。最后,对仿真结果进行了噪声频谱描述分析。 展开更多

关键词 自参考结构 三级SR触发器 差分延时链 流水线读出 连续抖动测量

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基于性能匹配的SoC自适应电压调节系统

16

作者 林胜楠 梁利平 《电子设计工程》 2022年第6期184-188,193,共6页

SoC在不同应用场景的频率不同,导致关键路径的时序余量会有较大的差异,在芯片设计阶段,为了保证芯片最坏情况下依然能够正常运行,增加了较大的电压余量,所以固定电压供电会造成不必要的功耗损失。基于最大程度节约功耗的需求,介绍了一... SoC在不同应用场景的频率不同,导致关键路径的时序余量会有较大的差异,在芯片设计阶段,为了保证芯片最坏情况下依然能够正常运行,增加了较大的电压余量,所以固定电压供电会造成不必要的功耗损失。基于最大程度节约功耗的需求,介绍了一种基于线下校准和延时链实时监测的自适应电压调节系统,实时监测电路时序,结合数字低压差线性稳压器(DLDO)自适应调节供电电压,仿真表明,在125℃、SS工艺角下,频率从700 MHz下降到300 MHz时,相比于固定电压,AVS功耗节省14.9%~64.7%。 展开更多

关键词 自适应电压调节 线下校准 延时链监测 电压余量 实时监测 数字低压差线性稳压器

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一种基于压控延时链的时钟相位监测方法

17

作者 王奇 孔祥松 《电子技术与软件工程》 2022年第15期92-95,共4页

本论文提出了一种基于Xilinx FPGA中的压控延时链的时钟相位监测方法,该方法利用丰富的可编程压控延时单元对时钟信号进行延时调节,实现时钟信号间的相对相位监测。该方法具有占用FPGA资源少、精度高、稳定性好的特点。实现后,基于本方... 本论文提出了一种基于Xilinx FPGA中的压控延时链的时钟相位监测方法,该方法利用丰富的可编程压控延时单元对时钟信号进行延时调节,实现时钟信号间的相对相位监测。该方法具有占用FPGA资源少、精度高、稳定性好的特点。实现后,基于本方法的模块各类逻辑资源消耗量均小于0.4%。测试结果表明,该方法能够精确重建被监测时钟波形。 展开更多

关键词 Xilinx FPGA 压控延时链 相位监测

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一种用于开关电容阵列采样时钟控制的延迟锁相环

18

作者 王艳 高超嵩 +1 位作者 黄光明 孙向明 《中国集成电路》 2020年第9期29-34,63,共7页

本文设计了一种能够产生256路采样时钟、低抖动的多相延迟锁相环电路。该电路由鉴频鉴相器、电荷泵、环路滤波器和压控延时链四部分组成,现采用上海华虹宏力半导体制造有限公司130 nm CMOS工艺,完成了电路设计与仿真;仿真结果表明在典型... 本文设计了一种能够产生256路采样时钟、低抖动的多相延迟锁相环电路。该电路由鉴频鉴相器、电荷泵、环路滤波器和压控延时链四部分组成,现采用上海华虹宏力半导体制造有限公司130 nm CMOS工艺,完成了电路设计与仿真;仿真结果表明在典型1 ns相位延迟下,输出时钟相位延迟均值为0.999 ns,相位延迟抖动为18.61ps,可应用于给开关电容阵列提供稳定的采样时钟。 展开更多

关键词 延迟锁相环 开关电容阵列 鉴频鉴相器 电荷泵 压控延时链

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基于区块链技术的地面数字电视单频网运维设计 被引量：2

19

作者 杨方正 盛国芳 +2 位作者 徐博源 胡军 张宇 《广播与电视技术》 2020年第11期90-96,共7页

随着区块链技术的发展,越来越多行业开始重视区块链技术的应用。在广电领域,地面数字电视单频网运维还处于研究起步阶段,而区块链技术的特性非常适合在地面数字电视单频网运维中应用。本文概括介绍了区块链技术、地面数字电视单频网系统... 随着区块链技术的发展,越来越多行业开始重视区块链技术的应用。在广电领域,地面数字电视单频网运维还处于研究起步阶段,而区块链技术的特性非常适合在地面数字电视单频网运维中应用。本文概括介绍了区块链技术、地面数字电视单频网系统,并在此基础上设计了基于区块链技术的单频网运维系统总体架构,对单频网区块链进行了具体描述。同时分析了应用区块链技术的单频网运维设计思想,以及实现瓶颈。 展开更多

关键词 地面数字电视 单频网运维 区块链 单频网区块链 单频网监测数据区块链 单频网延时区块链

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