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题名基于FPGA的卷积神经网络硬件加速器设计
被引量：3
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作者
黄沛昱
赵强
李煜龙
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机构
重庆邮电大学光电工程学院
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出处
《计算机应用与软件》
北大核心
2023年第3期38-44,共7页
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基金
国家自然科学基金项目(61801061)
重庆市教委科学技术研究项目(KJQN201800607)。
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文摘
为了提高中小规模设备卷积神经网络的推理速度,提出一种基于FPGA的卷积神经网络硬件加速器设计方案。针对模型中的卷积运算单元,该硬件加速器采用输入、输出二维循环展开和循环分块的方法,设计128个并行乘法器单元。模型的输入输出接口采用双缓存设计,通过乒乓操作,降低数据传输带来的时间延迟。同时,采用16位定点量化模型中权重参数,偏置参数和输入输出特征图的像素值。实验结果表明,与通用CPU酷睿i5-4440处理器相比,在COCO数据集上准确率几乎不变的情况下,计算性能提高5.77倍。在系统时钟频率为150 MHz时,硬件加速器的计算性能达到28.88 GOPS。
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关键词
卷积神经网络
FPGA
循环展开
循环分块
并行乘法器单元
双缓存设计
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Keywords
Convolutional neural network
FPGA
Loop unrolling
Loop tiling
Parallel multiplier unit
Double buffer design
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分类号
TP391
[自动化与计算机技术—计算机应用技术]
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