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一种基于FPGA的高斯随机数生成器的设计与实现
被引量：
15
1
作者
谷晓忱
张民选
《计算机学报》
EI
CSCD
北大核心
2011年第1期165-173,共9页
基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法&qu...
基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法"和"静态误差分析法"求解Box Muller算法实现过程中各操作数位宽的具体过程.硬件实现结果在Xilinx Vertex 5上的工作速度为491 MHz,吞吐率为9.82×108samples/second,硬件资源使用效率为2.085×106samples/second/slice.文中作者使用DIEHARD测试集、χ2和K-S方法对产生的随机数质量进行了检测,文中给出了结果.
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关键词
现场可编程门阵列
硬件加速器
高斯
随机数
产生
均匀分布
随机数
产生
可重构计算
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职称材料
题名
一种基于FPGA的高斯随机数生成器的设计与实现
被引量：
15
1
作者
谷晓忱
张民选
机构
国防科学技术大学计算机学院PDL重点实验室
出处
《计算机学报》
EI
CSCD
北大核心
2011年第1期165-173,共9页
基金
国家"八六三"高技术研究发展计划项目基金(2009AA01Z124
2009AA01Z104
2009AA01Z102)资助
文摘
基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法"和"静态误差分析法"求解Box Muller算法实现过程中各操作数位宽的具体过程.硬件实现结果在Xilinx Vertex 5上的工作速度为491 MHz,吞吐率为9.82×108samples/second,硬件资源使用效率为2.085×106samples/second/slice.文中作者使用DIEHARD测试集、χ2和K-S方法对产生的随机数质量进行了检测,文中给出了结果.
关键词
现场可编程门阵列
硬件加速器
高斯
随机数
产生
均匀分布
随机数
产生
可重构计算
Keywords
FPGA
hardware accelerator
Gaussian random number generation
uniform random number generation
reconfigurable computing
分类号
TP302 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种基于FPGA的高斯随机数生成器的设计与实现
谷晓忱
张民选
《计算机学报》
EI
CSCD
北大核心
2011
15
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职称材料
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