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基于FPGA的高速采样缓存系统的设计与实现
被引量：
16
1
作者
郑争兵
《计算机应用》
CSCD
北大核心
2012年第11期3259-3261,共3页
为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0...
为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0软件提供的软核双时钟FIFO构成乒乓操作结构,在DSP的外部存储器接口(EMIFA)接口的控制下,完成高速A/D的数据流的写入和读出。测试结果表明:在读写时钟相差较大的情况下,高速采样缓存器可以节省读取A/D采样数据时间,为DSP提供充足的信号处理时间,提高了整个系统的实时性能。
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关键词
双
时钟
先进先出
现场可编程门阵列
高速采样
乒乓操作
外部存储器接口
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职称材料
题名
基于FPGA的高速采样缓存系统的设计与实现
被引量：
16
1
作者
郑争兵
机构
陕西理工学院物理与电信工程学院
出处
《计算机应用》
CSCD
北大核心
2012年第11期3259-3261,共3页
基金
陕西理工学院科研计划资助项目(SLGKY12-21)
文摘
为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0软件提供的软核双时钟FIFO构成乒乓操作结构,在DSP的外部存储器接口(EMIFA)接口的控制下,完成高速A/D的数据流的写入和读出。测试结果表明:在读写时钟相差较大的情况下,高速采样缓存器可以节省读取A/D采样数据时间,为DSP提供充足的信号处理时间,提高了整个系统的实时性能。
关键词
双
时钟
先进先出
现场可编程门阵列
高速采样
乒乓操作
外部存储器接口
Keywords
dual-clock First In First Out（FIFO）
Field-Programmable Gate Array（FPGA）
high-speed sampling
ping-pong operation
EMIFA
分类号
TN92 [电子电信—通信与信息系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的高速采样缓存系统的设计与实现
郑争兵
《计算机应用》
CSCD
北大核心
2012
16
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