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系统级的可测性设计 被引量：6
1
作者 郭筝 郭炜 《计算机工程》 CAS CSCD 北大核心 2005年第20期202-204,共3页
随着IC设计的不断发展,SoC由于其可重用性而被广泛应用,这使得可测性设计(DFT)也被提高到系统级的高度。从顶层模块考虑,必须对不同模块采用不同的测试策略,合理分配测试资源。该文通过实例,提供了一种可行的系统级DFT方案。
关键词 可测性设计 内建自测 扫描测试
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基于内建自测技术的Mesh结构NoC无虚通道容错路由算法 被引量：7
2
作者 姚磊 蔡觉平 +2 位作者 李赞 张海林 王韶力 《电子学报》 EI CAS CSCD 北大核心 2012年第5期983-989,共7页
在Zhang's算法绕行思想的基础上,提出了一种2D-Mesh结构片上网络无虚通道容错路由算法,用于解决多故障节点情况下片上网络的无虚通道容错路由问题.算法利用内建自测试机制获取故障区域的位置信息,通过优化绕行策略来均衡故障区域周... 在Zhang's算法绕行思想的基础上,提出了一种2D-Mesh结构片上网络无虚通道容错路由算法,用于解决多故障节点情况下片上网络的无虚通道容错路由问题.算法利用内建自测试机制获取故障区域的位置信息,通过优化绕行策略来均衡故障区域周围链路的负载并减少部分数据的绕行距离.针对8×8的2D-Mesh网络的仿真表明,与Chen's算法相比,在故障区域大小为2×2,网络时延为70 cycles的情况下,随着故障区域位置的变化所提算法可提高1.2%到4.8%的网络注入率.且随着故障区域面积的扩大,所提算法在减少通信时延,提高网络吞吐量方面的作用更为明显. 展开更多
关键词 容错 片上网络 虚通道 内建自测
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基于BIST的FPGA逻辑单元测试方法 被引量：5
3
作者 吴继娟 孙媛媛 刘桂艳 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2004年第8期1074-1076,共3页
给出了一种基于内建自测(BIST)的测试现场可编程门阵列(FPGA)逻辑单元的方法,讨论了测试的配置结构、故障覆盖率和测试中出现的问题及解决办法.实验表明,该测试方法具有所需测试向量少、故障覆盖率高、简便适用等优点.
关键词 BIST FPGA 逻辑单元 现场可编程门阵列 内建自测 响应检验电路 故障覆盖率
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FPGA焊点连接失效故障诊断 被引量：2
4
作者 王建业 丁浩 +1 位作者 刘苍 梁清龙 《焊接学报》 EI CAS CSCD 北大核心 2014年第8期66-70,116,共6页
利用焊点内建自测(solder joint built-in self-test,SJ BIST)方法,建立球栅阵列(ball grid array,BGA)封装现场可编程门阵列(field programmable gate array,FPGA)焊点连接失效故障诊断的模型,用multisim进行仿真,并在Altera DE2平台... 利用焊点内建自测(solder joint built-in self-test,SJ BIST)方法,建立球栅阵列(ball grid array,BGA)封装现场可编程门阵列(field programmable gate array,FPGA)焊点连接失效故障诊断的模型,用multisim进行仿真,并在Altera DE2平台上进行验证.结果表明,相比已有的文献资料,文中对SJ BIST诊断方法进行了更详细论证,更详细地确定了焊点阻抗大小,从而可得到更准确的FPGA焊点健康状态信息. 展开更多
关键词 内建自测 现场可编程门阵列 球栅阵列 焊点 故障诊断
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基于March算法的三态内容寻址存储器的故障诊断及实现
5
作者 王莉 黄洪 刘海青 《成都信息工程学院学报》 2011年第1期61-65,共5页
介绍了三态内容寻址存储器的硬件组成,分析了三态内容寻址存储器的工作原理,结合March算法的理论设计了三态内容寻址存储器故障诊断的方法,并介绍了故障检测的流程,在VxWorks的操作系统下以Tornado为开发平台实现了三态内容寻址存储器... 介绍了三态内容寻址存储器的硬件组成,分析了三态内容寻址存储器的工作原理,结合March算法的理论设计了三态内容寻址存储器故障诊断的方法,并介绍了故障检测的流程,在VxWorks的操作系统下以Tornado为开发平台实现了三态内容寻址存储器的故障诊断功能,最后给出了实验结果。实际应用表明结果可靠性能高能满足用户的需求。 展开更多
关键词 计算机应用技术 故障诊断 三态内容寻址存储器 内建自测
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基于交替与连续长度码的有效测试数据压缩和解压 被引量：70
6
作者 梁华国 蒋翠云 《计算机学报》 EI CSCD 北大核心 2004年第4期548-554,共7页
提出了新一类的变 -变长度压缩码 ,称之为交替与连续长度码 .该文在测试序列中直接编码连续的“0”和“1”以及交替变化位的长度 ,压缩一个预先计算的测试集 ,无需像其它文章中受限制仅仅编码连续的“0” .这种交替与连续长度码由两部... 提出了新一类的变 -变长度压缩码 ,称之为交替与连续长度码 .该文在测试序列中直接编码连续的“0”和“1”以及交替变化位的长度 ,压缩一个预先计算的测试集 ,无需像其它文章中受限制仅仅编码连续的“0” .这种交替与连续长度码由两部分组成 ,即交替和连续部分 .它的解压体系结构是一个简单的有限状态机并且不需要一个分离的循环扫描移位寄存器 .试验结果显示 ,这种编码能够有效地压缩测试数据 ,并且更优于Golomb和FDR码对输入数据流中的变化压缩 . 展开更多
关键词 测试集编码 变-变长度码 数据压缩 数据解压 内建自测试
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使用双重种子压缩的混合模式自测试 被引量：38
7
作者 梁华国 蒋翠云 《计算机研究与发展》 EI CSCD 北大核心 2004年第1期214-220,共7页
提出了一种基于扫描混合模式的内建自测试的新颖结构 为了减少确定测试模式的存储需求 ,它依赖一个双重种子压缩方案 ,采用编码折叠计数器种子作为一个LFSR种子 ,压缩确定测试立方体的个数以及它的宽度 这种建议的内建自测试结构是完... 提出了一种基于扫描混合模式的内建自测试的新颖结构 为了减少确定测试模式的存储需求 ,它依赖一个双重种子压缩方案 ,采用编码折叠计数器种子作为一个LFSR种子 ,压缩确定测试立方体的个数以及它的宽度 这种建议的内建自测试结构是完全相容于标准的扫描设计 ,简单而具有柔性 ,并且多个逻辑芯核可以共享 实验结果表明 ,这种建议的方案比先前所公布方法需要更少的测试数据存储 。 展开更多
关键词 内建自测试 确定的内建自测试 存储与生成方案 测试数据压缩
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VLSI电路可测性设计技术及其应用综述 被引量：26
8
作者 成立 王振宇 +1 位作者 高平 祝俊 《半导体技术》 CAS CSCD 北大核心 2004年第5期20-24,34,共6页
综述了超大规模集成电路的几种主要的可测试性设计技术,如扫描路径法、内建自测试法和边界扫描法等,并分析比较了这几种设计技术各自的特点及其应用方法和策略。
关键词 VLSI 可测性设计 内建自测试 自动测试设备 超大规模集成电路 扫描路径法
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数字集成电路故障测试策略和技术的研究进展 被引量：16
9
作者 于云华 石寅 《电路与系统学报》 CSCD 2004年第3期83-91,共9页
IC制造工艺的发展,持续增加着VLSI电路的集成密度,亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上,综述了常规通用测试方法和技术,并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思... IC制造工艺的发展,持续增加着VLSI电路的集成密度,亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上,综述了常规通用测试方法和技术,并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思想和内建自测试(BIST)策略。针对片上系统(SoC)和深亚微米(VDSM)技术给故障测试带来的新挑战,本文进行了初步的论述和探讨。 展开更多
关键词 测试图形 可测性设计 内建自测试 层次化测试
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IEEE 1149.1标准与边界扫描技术 被引量：19
10
作者 于宗光 《电子与封装》 2003年第5期40-47,共8页
本文首先分析了集成电路可测性设计的必要性,接着介绍了边界扫描的基本结构、IEEE1149.1标准及指令寄存器、数据寄存器,分析了边界扫描的工作过程,介绍了基本的扫描寄存器结构,最后给出了系统集成可测性设计的策略。
关键词 IC 可测性 边界扫描 内建自测试 系统集成
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航空电子设备故障诊断技术研究综述 被引量：22
11
作者 安治永 李应红 苏长兵 《电光与控制》 北大核心 2006年第3期5-10,41,共7页
随着电子技术的发展,电子设备组成的复杂化和智能化不断提高,IC芯片制造工艺的不断提高使得VLSI电路的集成密度增加,亦加大了电路故障测试的复杂性和困难度。本文综述了电子电路的通用测试方法和技术,并分析了局限性。详细叙述了刚刚发... 随着电子技术的发展,电子设备组成的复杂化和智能化不断提高,IC芯片制造工艺的不断提高使得VLSI电路的集成密度增加,亦加大了电路故障测试的复杂性和困难度。本文综述了电子电路的通用测试方法和技术,并分析了局限性。详细叙述了刚刚发展起来的基于知识的故障诊断方法,它的应用使对于一个较复杂的电子设备进行准确故障诊断成为可能,并对其发展进行了探讨和展望。 展开更多
关键词 可测性设计 内建自测试 故障诊断 神经网络 信息融合 复杂电子系统 非线性
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片上网络FIFOs的内建自测试方法研究 被引量：22
12
作者 赵建武 师奕兵 王志刚 《仪器仪表学报》 EI CAS CSCD 北大核心 2009年第8期1768-1772,共5页
片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算... 片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。 展开更多
关键词 微系统芯片 片上网络 FIFOs 内建自测试 可测性设计
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混合定变长码的测试数据压缩方案 被引量：18
13
作者 詹文法 梁华国 +1 位作者 时峰 黄正峰 《计算机学报》 EI CSCD 北大核心 2008年第10期1826-1834,共9页
文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小;尾部可变使编码灵活.同时采用了将尾部最高位隐... 文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小;尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等. 展开更多
关键词 测试数据压缩 编码 内建自测试 定长码 变长码
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ASIC可测试性设计技术 被引量：7
14
作者 曾平英 李兆麟 毛志刚 《微电子学》 CAS CSCD 北大核心 1999年第3期149-153,共5页
可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展，详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法、优缺点及使用范围。其中，着重论述了扫描技... 可测性设计技术对于提高军用ＡＳＩＣ的可靠性具有十分重要的意义。结合可测性设计技术的发展，详细介绍了设计高可靠军用ＡＳＩＣ时常用的ＡｄＨｏｃ和结构化设计两种可测性技术的各种方法、优缺点及使用范围。其中，着重论述了扫描技术和内建自测试技术。 展开更多
关键词 专用集成电路 可测性设计 内建自测试
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一种选择折叠计数状态转移的BIST方案 被引量：12
15
作者 梁华国 方祥圣 +2 位作者 蒋翠云 欧阳一鸣 易茂祥 《计算机研究与发展》 EI CSCD 北大核心 2006年第2期343-349,共7页
提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等·既解决了测试集的压缩,又克服了... 提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等·既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余·实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4%· 展开更多
关键词 内建自测试 折叠计数器 测试数据压缩
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软件测试中故障模型的建立 被引量：12
16
作者 朱荣 徐拾义 《计算机工程与应用》 CSCD 北大核心 2003年第17期69-71,91,共4页
在软件测试中,会碰到各种类型的软件故障,而且这些故障的灵活性很强。这篇文章旨在建立不同类型的故障模型,以便于管理和标准化这些故障。该文建立了6种故障模型,可以覆盖相当数量的软件故障。而且在文章的附录部分给出了试验数据,有效... 在软件测试中,会碰到各种类型的软件故障,而且这些故障的灵活性很强。这篇文章旨在建立不同类型的故障模型,以便于管理和标准化这些故障。该文建立了6种故障模型,可以覆盖相当数量的软件故障。而且在文章的附录部分给出了试验数据,有效地证明了这些故障模型的建立是非常有意义的。 展开更多
关键词 软件测试 软件内建自测试 故障模型
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可重构硬件内建自测试与容错机制研究 被引量：20
17
作者 郝国锋 王友仁 +1 位作者 张砦 孙川 《仪器仪表学报》 EI CAS CSCD 北大核心 2011年第4期856-862,共7页
传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了... 传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了分层自主容错机制:在功能细胞单元内测试到逻辑故障时,先用功能细胞单元内部的空闲基本逻辑单元替代故障基本逻辑单元;当没有空闲基本逻辑单元时,则将整个故障功能细胞单元的功能重配置到距其最近的空闲功能细胞单元中,实现两层容错。以6×6并行乘法器为例,验证了新型可重构阵列能够降低容错时间复杂度并提高冗余资源利用率。 展开更多
关键词 数字电子系统 可重构硬件 细胞单元阵列 自主容错 内建自测试 并行乘法器
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嵌入式存储器的内建自测试和内建自修复 被引量：12
18
作者 江建慧 朱为国 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第8期1050-1056,共7页
指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨... 指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨论了在内建自测试电路中增加内建冗余分析、内建故障诊断和内建自修复等功能的可行性 . 展开更多
关键词 嵌入式存储器 故障模型 内建自测试 内建自修复
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数字VLSI电路测试技术-BIST方案 被引量：15
19
作者 高平 成立 +2 位作者 王振宇 祝俊 史宜巧 《半导体技术》 CAS CSCD 北大核心 2003年第9期29-32,共4页
分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。
关键词 数字VLSI电路 测试技术 BIST 内建自测试 多芯片组件 超大规模集成
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嵌入式存储器内建自测试的原理及实现 被引量：15
20
作者 陆思安 何乐年 +1 位作者 沈海斌 严晓浪 《固体电子学研究与进展》 CAS CSCD 北大核心 2004年第2期205-208,共4页
随着集成电路设计规模的不断增大 ,在芯片中特别是在系统芯片 SOC( system on a chip)中嵌入大量存储器的设计方法正变得越来越重要。文中详细分析了嵌入式存储器内建自测试的实现原理 ,并给出了存储器内建自测试的一种典型实现。
关键词 嵌入式存储器 存储器内建自测试 MARCH算法
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