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题名一种全数字锁相环的设计与应用
被引量：3
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作者
薛建刚
唐石平
林孝康
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机构
清华大学深圳研究生院
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出处
《微计算机信息》
北大核心
2007年第05Z期181-183,共3页
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文摘
介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差。对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求。
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关键词
现场可编程逻辑阵列(FPGA)
全数字式锁相环(adpll)
平滑源切换
稳态相差
锁定时间
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Keywords
Field Programmable Gate Arrays （FPGA）,All--digital Phase Locked Loop （adpll）,clock stabilization when source changed, steady-state error,Pull-in Time.
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分类号
TP273
[自动化与计算机技术—检测技术与自动化装置]
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