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基于忆阻器蕴含门的逻辑电路综合进化算法
1
作者
王潇潇
焦李成
李阳阳
《华中科技大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2016年第10期70-76,共7页
为了减小电路延迟,提出基于忆阻器蕴含门的逻辑电路综合多阶段进化算法（IMP-ELS）,求得在工作忆阻器数目取不同值的条件下的脉冲数优化电路.将问题建模为等式约束下的最小化问题,当约束违反降低到一定程度时,通过判别当前最优解与待求...
为了减小电路延迟,提出基于忆阻器蕴含门的逻辑电路综合多阶段进化算法（IMP-ELS）,求得在工作忆阻器数目取不同值的条件下的脉冲数优化电路.将问题建模为等式约束下的最小化问题,当约束违反降低到一定程度时,通过判别当前最优解与待求函数真值表符合的条件,计算与、或、异或三种余项函数之一,将其作为新的待求函数,启动新一轮进化,从而保证得到电路的可行解;设计蕴含门逻辑电路编码及初始化方法,减少随机初始化种群中的非法解和冗余门.对2~11bit标准逻辑函数测试结果表明：当工作忆阻器数目由2增大到3时,该算法对82%的测试函数平均脉冲数降低了28%.
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关键词
忆阻器
实质蕴含
逻辑电路综合
进化算法
余项
函数
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题名
基于忆阻器蕴含门的逻辑电路综合进化算法
1
作者
王潇潇
焦李成
李阳阳
机构
西安电子科技大学电子工程学院
西安石油大学计算机学院
出处
《华中科技大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2016年第10期70-76,共7页
基金
国家重点基础研究发展计划资助项目(2013CB329402)
国家自然科学基金资助项目(61272279
+1 种基金
61203303
61371201)
文摘
为了减小电路延迟,提出基于忆阻器蕴含门的逻辑电路综合多阶段进化算法（IMP-ELS）,求得在工作忆阻器数目取不同值的条件下的脉冲数优化电路.将问题建模为等式约束下的最小化问题,当约束违反降低到一定程度时,通过判别当前最优解与待求函数真值表符合的条件,计算与、或、异或三种余项函数之一,将其作为新的待求函数,启动新一轮进化,从而保证得到电路的可行解;设计蕴含门逻辑电路编码及初始化方法,减少随机初始化种群中的非法解和冗余门.对2~11bit标准逻辑函数测试结果表明：当工作忆阻器数目由2增大到3时,该算法对82%的测试函数平均脉冲数降低了28%.
关键词
忆阻器
实质蕴含
逻辑电路综合
进化算法
余项
函数
Keywords
memristor
material implication
logic circuit synthesis
evolutionary algorithm
remainder function
分类号
TP18 [自动化与计算机技术—控制理论与控制工程]
原文传递
题名
作者
出处
发文年
被引量
操作
1
基于忆阻器蕴含门的逻辑电路综合进化算法
王潇潇
焦李成
李阳阳
《华中科技大学学报（自然科学版）》
EI
CAS
CSCD
北大核心
2016
0
原文传递
已选择
0
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