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基于Verilog HDL的IIC总线IP核设计
被引量：
7
1
作者
朱诚诚
石晶晶
+1 位作者
陈斯
张萌
《电子器件》
CAS
北大核心
2015年第6期1336-1340,共5页
设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数...
设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数据传输,可以方便地应用到片上系统、各类集成电路数据接口等设计中。
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关键词
专用集成电路
IIC总线IP核设计
仿真
及
硬件
测试
VERILOG
HDL
状态机
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职称材料
题名
基于Verilog HDL的IIC总线IP核设计
被引量：
7
1
作者
朱诚诚
石晶晶
陈斯
张萌
机构
东南大学电子科学与工程学院
东南大学国家ASIC中心
出处
《电子器件》
CAS
北大核心
2015年第6期1336-1340,共5页
文摘
设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用Verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数据传输,可以方便地应用到片上系统、各类集成电路数据接口等设计中。
关键词
专用集成电路
IIC总线IP核设计
仿真
及
硬件
测试
VERILOG
HDL
状态机
Keywords
ASIC
IIC bus IP core design
simulation and hardware realization
Verilog HDL
state machine
分类号
TP492 [自动化与计算机技术]
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题名
作者
出处
发文年
被引量
操作
1
基于Verilog HDL的IIC总线IP核设计
朱诚诚
石晶晶
陈斯
张萌
《电子器件》
CAS
北大核心
2015
7
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