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题名一种SDRAM控制器的设计电路
被引量：2
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作者
黄海生
党成
李鑫
叶小艳
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机构
西安邮电大学电子工程学院
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出处
《现代电子技术》
2022年第4期35-38,共4页
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基金
国家自然科学基金项目(61661049)。
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文摘
针对以太网映射器芯片中以太网链路和HDLC链路之间存在不同速率数据链路通信的相互转换问题,文中提出一种SDRAM控制器的设计方案并采用Verilog HDL来实现。在该设计电路中,仲裁器处理以太网链路和HDLC链路与SDRAM之间的数据传送请求,以太网模块将接收到的数据写入IN_FIFO缓冲区,仲裁器负责将IN_FIFO中的数据导入SDRAM。在约定信息速率(CIR)控制器的作用下,仲裁器将SDRAM中的数据写入OUT_FIFO缓冲区,HDLC模块将OUT_FIFO中的数据读出。采用双缓存模块的设计对写入与读出的数据进行缓存,既可减少资源消耗又能够提高SDRAM的读写速率;同时增设CIR控制器来控制从SDRAM中读出的以太网数据是否采用规定的速率。结果表明,文中设计的电路输入数据与输出数据完全一致,能够很好地解决不同数据链路在进行数据交互时的吞吐量差异问题。
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关键词
以太网映射器
链路通信
SDRAM控制器
Verilog
HDL
约定信息速率
双缓存
以太网数据
吞吐量差异
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Keywords
Ethernet mapper
link communication
SDRAM controller
Verilog HDL
committed information rate
double cache
Ethernet data
throughput difference
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分类号
TN402-34
[电子电信—微电子学与固体电子学]
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