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一种1.25 Gbps CMOS以太网串并/并串转换电路 被引量：5
1
作者 郭亚炜 张占鹏 +2 位作者 章奕民 邱祖江 杨莲兴 《微电子学》 CAS CSCD 北大核心 2003年第1期53-55,59,共4页
　用0.35μmCMOS工艺实现了单芯片1.25Gbps千兆以太网串并/并串转换电路。该电路兼容ANSI的光纤信道物理层标准(FC-0)。与同类电路相比,其核心单元—并串转换电路和串并转换电路—具有结构简单、面积小的优点[1,2],其高速串行数据随机... 　用0.35μmCMOS工艺实现了单芯片1.25Gbps千兆以太网串并/并串转换电路。该电路兼容ANSI的光纤信道物理层标准(FC-0)。与同类电路相比,其核心单元—并串转换电路和串并转换电路—具有结构简单、面积小的优点[1,2],其高速串行数据随机抖动只有同类电路的一半。另外,电路中还集成了锁相环环路滤波电容。 展开更多
关键词 CMOS 以太网 串并/并串转换电路 锁相环 光纤通信
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一种全CMOS工艺吉比特以太网串并-并串转换电路 被引量：4
2
作者 朱正 邱祖江 +1 位作者 任俊彦 杨莲兴 《通信学报》 EI CSCD 北大核心 2002年第1期70-76,共7页
本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡... 本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡电路、双端-单端转换电路转换成数字信号。同时,数据和时钟提取电路提取出时钟,并将数据重新同步。最后,串并转换电路完成串行-并行转换和字节同步。实验芯片采用0.35mm SPTM CMOS工艺,芯片面积为1.92㎜2,在最高输入输出数据波特率条件下的功耗为900mW。 展开更多
关键词 CMOS工艺 串并-并串转换电路 以太网 计算机网络
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一种超高速并串转换电路的新实现方式 被引量：3
3
作者 杨毓军 王永禄 周述涛 《微电子学》 CAS CSCD 北大核心 2006年第2期145-147,153,共4页
在超高速并串转换接口电路设计应用中,提出了一种新的双路恒流结构方式。通过对传统触发器寄存结构和双路恒流结构进行对比,结合电路产品(16位4 G并串转换集成电路),说明了采用新结构方式———双路恒流结构———进行超高速、低功耗并... 在超高速并串转换接口电路设计应用中,提出了一种新的双路恒流结构方式。通过对传统触发器寄存结构和双路恒流结构进行对比,结合电路产品(16位4 G并串转换集成电路),说明了采用新结构方式———双路恒流结构———进行超高速、低功耗并串转换电路设计,在提高电路工作速度、降低功耗方面所取得的成功和优点。 展开更多
关键词 超高速 并串转换电路 触发器寄存 双路恒流结构
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基于FPGA的并串转换电路硬件实现 被引量：3
4
作者 刘焱 周圣泽 +2 位作者 罗军 王小强 罗宏伟 《电子技术应用》 北大核心 2017年第12期21-24,28,共5页
并串转换电路在通信接口中具有广泛的应用,可编程逻辑阵列由于具备灵活、可重构等特点非常适应于并串转换硬件电路的实现。为了解决硬件电路结构中资源与性能的矛盾,分析比较了移位寄存器、计数器与组合逻辑条件判定三种不同的并串转换... 并串转换电路在通信接口中具有广泛的应用,可编程逻辑阵列由于具备灵活、可重构等特点非常适应于并串转换硬件电路的实现。为了解决硬件电路结构中资源与性能的矛盾,分析比较了移位寄存器、计数器与组合逻辑条件判定三种不同的并串转换硬件电路结构,并通过设计仿真对其进行了功能验证和性能评估。实验结果表明采用移位寄存器的实现方法具有最优的速度性能,采用计数器的实现方法具有最优的性价比,采用组合逻辑条件判定的实现方法具有最少的寄存器资源消耗,可根据实际应用需求合理选择并串转换硬件电路实现方式。 展开更多
关键词 可编程逻辑阵列 并串转换电路 硬件实现 移位寄存器 计数器
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基于国产工艺的高速并串转换电路设计
5
作者 屈祥如 周威 +1 位作者 牛晓阳 赵承心 《原子核物理评论》 CAS CSCD 北大核心 2022年第3期343-351,共9页
面向全国产化工艺的5 Gbps SerDes(Serializer/DESerializer,串化器/解串器)芯片的需求,设计了其中的20:1 Serializer(并串转换电路)。该并串转换电路基于国产GSMC 130 nm CMOS工艺设计,其内部电路结构设计采用了一级5:1模块和两级2:1... 面向全国产化工艺的5 Gbps SerDes(Serializer/DESerializer,串化器/解串器)芯片的需求,设计了其中的20:1 Serializer(并串转换电路)。该并串转换电路基于国产GSMC 130 nm CMOS工艺设计,其内部电路结构设计采用了一级5:1模块和两级2:1模块级联方式,并由多相时钟发生器和分频器提供相应的时钟信号,将20路250 Mbps并行数据转换成1路5 Gbps的高速串行数据进行传输。在温度-40~100℃、全工艺角环境、电路工作电压在1.08~1.32 V的条件下,后仿真结果均显示该电路功能正确,能输出完整清晰的5 Gbps数据眼图,满足设计需求。其中在27℃、TT Corner(典型值工艺角)、1.2 V工作电压条件下仿真结果表明该并串转换电路整体总功耗为39.12 mW、总抖动为8.34 ps、输出电压满摆幅为800 mV。 展开更多
关键词 并串转换电路 数据高速传输 国产CMOS工艺 SERDES
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