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分组密码AES的优化与设计 被引量:10
1
作者 刘宇峰 许向阳 +2 位作者 苏浩 耿艳香 刘婷 《计算机应用与软件》 北大核心 2020年第1期267-270,297,共5页
AES是现有的一种抗攻击能力强、加密速度快以及可移植性好的加密算法。在FPGA上实现AES算法可以更快地处理数据。为了提高整体系统的运行速度,在优化设计中采用全流水的技术来实现算法,并对S-box进行优化。S-box是AES算法中唯一的非线... AES是现有的一种抗攻击能力强、加密速度快以及可移植性好的加密算法。在FPGA上实现AES算法可以更快地处理数据。为了提高整体系统的运行速度,在优化设计中采用全流水的技术来实现算法,并对S-box进行优化。S-box是AES算法中唯一的非线性单元,在进行加密、解密尤其是在字节替换过程时,需要分别执行S-box和逆S-box,一般使用查表来进行操作,这样会占用大量的资源,所以对S-box进行优化是对整个算法优化的最重要的步骤。最终使用Modelsim对设计结果进行仿真然后使用Quartus进行总体综合。 展开更多
关键词 S盒 FPGA 高级加密算法 流水
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全流水架构MD5算法在拟态计算机上的实现及改进 被引量:7
2
作者 谭健 周清雷 +1 位作者 斯雪明 李斌 《小型微型计算机系统》 CSCD 北大核心 2017年第6期1216-1220,共5页
MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时,时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量,使效率最大化,本文以拟态计算机为实验平台,在MD5算法循环迭代过... MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时,时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量,使效率最大化,本文以拟态计算机为实验平台,在MD5算法循环迭代过程中建立相应寄存器组模块负责传值,配合流水线实现全流水架构的MD5算法.同时在全流水基础上加入双端口RAM负责输入端的读写,并采用保留进位加法器对算法优化改进.实验结果表明,算法的时钟频率和数据吞吐量分别达到241.6MHz和123.7Gbps,性能相比较其他平台有显著提高,且能效比比通用服务器提高了63倍. 展开更多
关键词 MD5算法 拟态计算机 流水 保留进位加法器
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一种快速的浮点乘法器结构 被引量:2
3
作者 周旭 唐志敏 《计算机研究与发展》 EI CSCD 北大核心 2003年第6期879-883,共5页
一种支持IEEE75 4浮点标准的全流水结构的浮点乘法器被提出 在该浮点乘法器中 ,提出一种新型的双路浮点乘法结构 这种结构相比于全规模乘法器 ,在不增加面积的前提下 ,缩短乘法树关键路径延迟 13 6% ,提高了乘法器的执行频率 这种... 一种支持IEEE75 4浮点标准的全流水结构的浮点乘法器被提出 在该浮点乘法器中 ,提出一种新型的双路浮点乘法结构 这种结构相比于全规模乘法器 ,在不增加面积的前提下 ,缩短乘法树关键路径延迟 13 6% ,提高了乘法器的执行频率 这种乘法器有 3个周期的延迟 ,每个周期能接收一条单精度或双精度浮点乘法指令 使用FPGA进行验证 ,并使用标准单元实现 采用 0 18μm的静态CMOS工艺 ,执行频率为 3 84MHz ,面积为 73 2 90 2 2 5 μm2 在相同工艺条件下 ,将这种结构与其他乘法器结构进行比较 。 展开更多
关键词 浮点乘法器 处理器 流水
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基于DHT快速插值并行算模的研究 被引量:2
4
作者 李中年 张朋 谢杨华 《计算机技术与发展》 2007年第5期242-244,共3页
文中所研究的这种快速插值并行算模,是一种基于DHT(Discrete Hartley Transform)的流水型模块式(即把若干个插值模块形序列全部变换为一条“流水线长龙状”序列)算模。这种算模的计算过程既不需要数据记录设施,亦不需要缓冲暂存环节,而... 文中所研究的这种快速插值并行算模,是一种基于DHT(Discrete Hartley Transform)的流水型模块式(即把若干个插值模块形序列全部变换为一条“流水线长龙状”序列)算模。这种算模的计算过程既不需要数据记录设施,亦不需要缓冲暂存环节,而且插值运算时间的复杂性同插值模块因子的复杂性独立无关。这种快速插值并行算模的每个计算周期持续时间相当于执行一个累积运算(加法运算和乘法运算)时间,运算简便迅速,因此对于实施高速计算应用非常有用。 展开更多
关键词 快速插值 DHT 并行算模 流水 模块
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全流水FFT处理器的VLSI设计与实现 被引量:2
5
作者 张奇惠 邓浩 赵海斌 《河南大学学报(自然科学版)》 CAS 北大核心 2010年第4期349-352,共4页
提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺... 提出了一种适用于OFDM系统的快速全流水FFT处理器结构.考虑时域抽取(DIT)和频域抽取(DIF)算法的有限字长效应,采用DIF算法.首先对FFT碟形变换的复乘法进行简化,然后提出相应的流水线碟形处理单元(BPE),最后采用0.13μm1.08 V CMOS工艺实现了64点基2 DIF FFT处理器.综合结果显示,该处理器能够工作在200 MHz,面积和功耗分别为2.9 mm2和15 mW.提出的全流水FFT处理器能够广泛应用于WALN、DVB-T、ADSL以及其它基于OFDM的多载波系统. 展开更多
关键词 FFT 流水 OFDM VLSI
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基于FPGA的全流水浮点乘累加器的设计及实现
6
作者 李世平 陈铠 《电子技术与软件工程》 2016年第2期140-142,共3页
为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX6... 为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。 展开更多
关键词 FPGA 浮点乘累加 流水
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一种高速汉明距发生器的实现与应用
7
作者 单宝堂 王华 《电子技术应用》 北大核心 2003年第6期45-47,共3页
通过对同步系统中汉明距发生器的关键部分———累加器实现方法的对比论证,给出了一种节省资源、鲁棒性强的高速汉明距发生器的设计方案;通过FPGA进行了设计仿真;给出了该汉明距发生器在同步系统中的应用方法;最终将该设计应用于一种高... 通过对同步系统中汉明距发生器的关键部分———累加器实现方法的对比论证,给出了一种节省资源、鲁棒性强的高速汉明距发生器的设计方案;通过FPGA进行了设计仿真;给出了该汉明距发生器在同步系统中的应用方法;最终将该设计应用于一种高速卫星帧同步系统中。 展开更多
关键词 帧同步 汉明距发生器 华菜士树 流水 信道编码
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低功耗全流水线JPEG-LS无损图像编码器的VLSI设计 被引量:6
8
作者 李晓雯 陈新凯 +1 位作者 李国林 王志华 《清华大学学报(自然科学版)》 EI CAS CSCD 北大核心 2007年第10期1654-1657,共4页
针对JPEG无损/准无损图像压缩标准(JPEG-LS)本身不利于并行计算和低功耗应用的问题,提出了一种JPEG-LS无损图像编码器的超大规模集成电路(VLSI)实现结构。它从功能上分为4部分:模式判别模块;时钟控制器;3条并行流水线;两级数据聚合器。... 针对JPEG无损/准无损图像压缩标准(JPEG-LS)本身不利于并行计算和低功耗应用的问题,提出了一种JPEG-LS无损图像编码器的超大规模集成电路(VLSI)实现结构。它从功能上分为4部分:模式判别模块;时钟控制器;3条并行流水线;两级数据聚合器。这些模块以全流水线结构组织运算,能够达到实时图像处理的目的。4时钟域交叉并存,并包含专用时钟控制器的时钟管理机制,既保证瓶颈运算的进行,又能及时关断空闲模块的时钟,该措施使平均功耗降低了15.7%。该文提出的JPEG-LS编码器具有低功耗、高速图像处理的特征,已被应用于无线内窥镜系统。 展开更多
关键词 超大规模集成电路 图像编码器 JPEG—LS 流水结构 时钟管理
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基于FPGA的AES核设计 被引量:7
9
作者 韩津生 林家骏 +1 位作者 周文锦 叶建武 《计算机工程与科学》 CSCD 北大核心 2013年第3期80-84,共5页
AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点,随着业界对计算性能要求的不断提高,在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析AES算法的基础上,提出了基于FPGA的AES全流水硬件核设计模... AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点,随着业界对计算性能要求的不断提高,在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析AES算法的基础上,提出了基于FPGA的AES全流水硬件核设计模型。模型中改进了ae数据块和轮运算的硬件设计结构,有效地提高了AES硬核的计算性能。在Altera公司EP4CE40F23C6FPGA上的硬件实现结果显示,该AES硬核的硬件资源消耗为6413个LE和80个M9K,工作频率为310MHz,计算吞吐率为9.92Gbps,获得了非常好的计算加速效果。 展开更多
关键词 AES 流水线 计算加速 FPGA
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一种优化的AES算法及其FPGA实现 被引量:8
10
作者 张伟 高俊雄 +1 位作者 王耘波 武文斌 《计算机与数字工程》 2017年第3期502-505,511,共5页
针对AES算法加密解密结构的不一致提出了一种优化算法,得到了统一的加密解密流程,有效节省了资源消耗。为取得速度和资源的折中,AES加密解密主体采用内外混合流水线结构,其中S-box和逆S-box采用基于正规基的有限域算法实现。基于对各电... 针对AES算法加密解密结构的不一致提出了一种优化算法,得到了统一的加密解密流程,有效节省了资源消耗。为取得速度和资源的折中,AES加密解密主体采用内外混合流水线结构,其中S-box和逆S-box采用基于正规基的有限域算法实现。基于对各电路模块路径延时的分析,对AES轮变换进行了6级流水线划分。在Xilinx公司XC7VX485T FPGA上综合结果显示:电路资源消耗为19006LUTs,最高工作频率为724.323MHz,数据吞吐量为92.713Gbps,获得了非常好的加速效果且有效降低了资源消耗。 展开更多
关键词 AES算法 流水线 FPGA
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基于FPGA的无损图像压缩算法实现 被引量:5
11
作者 范文晶 王召利 +2 位作者 王惠娟 费聚锋 李萧萧 《电子科技》 2016年第11期126-128,132,共4页
针对采用传统硬件方法实现JPEG-LS无损图像压缩算法时延时较多、实时性较差的问题,文中提出了一种基于FPGA的全流水线结构来实现JPEG-LS算法。该结构以提高最大吞吐量为主要目标,通过多级流水线降低每一级运算的延迟,大幅提高了压缩算... 针对采用传统硬件方法实现JPEG-LS无损图像压缩算法时延时较多、实时性较差的问题,文中提出了一种基于FPGA的全流水线结构来实现JPEG-LS算法。该结构以提高最大吞吐量为主要目标,通过多级流水线降低每一级运算的延迟,大幅提高了压缩算法的实时性,硬件电路操作频率可达120 MHz。 展开更多
关键词 流水线 无损图像压缩 大吞吐量 FPGA
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超高吞吐量MD5算法的FPGA实现 被引量:4
12
作者 王臣 袁焱 《信息技术》 2011年第9期55-58,61,共5页
为了提高MD5算法在FPGA中实现的运算效率,使之达到超高的数据吞吐量,提出了一种新的全流水线架构,用于实现MD5算法。架构中使用了FIFO缓存存储数据,以配合流水线的运算。实验验证其达到了单个MD5运算单元运算吞吐量的理论上限,在相同芯... 为了提高MD5算法在FPGA中实现的运算效率,使之达到超高的数据吞吐量,提出了一种新的全流水线架构,用于实现MD5算法。架构中使用了FIFO缓存存储数据,以配合流水线的运算。实验验证其达到了单个MD5运算单元运算吞吐量的理论上限,在相同芯片平台上,超过已发表的MD5运算模块最高吞吐量的77%。 展开更多
关键词 MD5算法 现场可编程逻辑阵列 流水线 先进先出缓存
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航天用反作用飞轮旋转变压器位置检测算法 被引量:4
13
作者 尤磊 吴敬玉 +2 位作者 王勇 周承豫 刘忠国 《导航与控制》 2020年第3期59-64,71,共7页
目前,航天用反作用飞轮大多采用霍尔传感器或光电码盘进行测速。但是,霍尔传感器在反作用飞轮低速运行时精度相对较低,光电编码器的环境适应性相对较弱。基于此,提出了一种使用旋转变压器检测反作用飞轮转子位置的方法。但如果在现有飞... 目前,航天用反作用飞轮大多采用霍尔传感器或光电码盘进行测速。但是,霍尔传感器在反作用飞轮低速运行时精度相对较低,光电编码器的环境适应性相对较弱。基于此,提出了一种使用旋转变压器检测反作用飞轮转子位置的方法。但如果在现有飞轮控制电路中额外使用旋转变压器专用解码芯片,会导致成本大大提高,故提出了使用控制电路中的FPGA进行解码的方法。首先,介绍了旋转变压器的工作原理,通过求解反三角函数获得转子位置。其次,介绍了传统坐标旋转数字计算机(Coordinate Rotation Digital Computer,CORDIC)算法。最后,针对传统CORDIC算法无法求解完整平面角度值问题,提出了一种改进型CORDIC算法求解转子位置,并给出了一种能够减少硬件使用资源的全流水线CORDIC阵列结构。通过Modelsim仿真,证明了所提出的方法具有占用资源较少、延迟低、测量精度较高等优点,在反作用飞轮测速应用中具有良好前景。 展开更多
关键词 旋转变压器 坐标旋转数字计算机算法 现场可编程门阵列 流水线阵列
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基于拟态计算机的SHA512算法高吞吐量实现 被引量:3
14
作者 席胜鑫 张文宁 +2 位作者 周清雷 斯雪明 李斌 《计算机工程与科学》 CSCD 北大核心 2018年第8期1344-1350,共7页
哈希函数SHA512是一种目前广泛使用的加密算法,在现代加密学中占据很重要的地位。鉴于拟态计算机高性能和高效能的特点,对SHA512算法进行了深入分析,提出了基于拟态计算机的全流水线结构的实现方案。为了提高算法的运算速率,在关键路径... 哈希函数SHA512是一种目前广泛使用的加密算法,在现代加密学中占据很重要的地位。鉴于拟态计算机高性能和高效能的特点,对SHA512算法进行了深入分析,提出了基于拟态计算机的全流水线结构的实现方案。为了提高算法的运算速率,在关键路径对加法运算进行了优化,并且配合全流水线结构,减少了加密一个数据分组所需要的时钟周期数,提高了数据吞吐率。在拟态计算机上实际运行,芯片工作在130MHz的时钟频率下,数据吞吐率达到133 120 Mbits/s,性能得到了显著提高,且能效比高于通用服务器的能效比。 展开更多
关键词 哈希函数 SHA512 拟态计算机 流水结构 CSA
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基于FPGA的加密算法实现 被引量:2
15
作者 黄慧 江荣荣 +1 位作者 谭敏 胡学友 《合肥学院学报(自然科学版)》 2015年第1期35-38,共4页
根据三重数据加密算法(3DES)的原理,采用全流水线和有限状态机,实现了基于现场可编程门阵列(FPGA)的3DES电路的仿真.基于Cyclone系列的EP3C40F780C6型FPGA芯片,采用自顶向下的设计思想进行电路的模块划分,有效的完成了3DES算法的总体结... 根据三重数据加密算法(3DES)的原理,采用全流水线和有限状态机,实现了基于现场可编程门阵列(FPGA)的3DES电路的仿真.基于Cyclone系列的EP3C40F780C6型FPGA芯片,采用自顶向下的设计思想进行电路的模块划分,有效的完成了3DES算法的总体结构和各个子模块的电路设计.利用超高速集成电路硬件描述语言(VHDL)完成了3DES加密算法的编写,并利用Altera公司的QuartusⅡ9.0综合工具对电路进行了仿真验证及逻辑综合.结果表明,该设计基本实现各模块的功能,获得了稳定的加密性能. 展开更多
关键词 加密算法 3DES算法 FPGA VHDL语言 流水线 有限状态机
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高吞吐率XTS-AES加密算法的硬件实现 被引量:2
16
作者 李子磊 刘政林 +1 位作者 霍文捷 邹雪城 《微电子学与计算机》 CSCD 北大核心 2011年第4期95-98,102,共5页
基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XT... 基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XTS-AES模块的吞吐率比目前已知XTS-AES的最高吞吐率提高了52.28%.分析结果表明,该硬件模块完全满足现阶段高速加密存储的需要. 展开更多
关键词 高速存储 高吞吐率 并行流水结构 XTS-AES加密算法
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星载图像实时无损压缩系统的FPGA设计与实现 被引量:1
17
作者 张丽丽 刘雨轩 +1 位作者 张雷 蔡健楠 《实验技术与管理》 CAS 北大核心 2023年第2期57-62,68,共7页
为实现星载宽幅图像实时无损压缩,针对图像压缩JPEG-LS算法,在预测模块向前预测基础上,调整了算法参数更新计算结构,采取了向前预测两级参数策略,并在不影响压缩质量的前提下实现了全流水线结构。在编码模块,采用有限长编码方式,防止了... 为实现星载宽幅图像实时无损压缩,针对图像压缩JPEG-LS算法,在预测模块向前预测基础上,调整了算法参数更新计算结构,采取了向前预测两级参数策略,并在不影响压缩质量的前提下实现了全流水线结构。在编码模块,采用有限长编码方式,防止了误差值较大时使编码结果产生过多连续的零,导致编码长度剧增、降低编码性能问题。基于Xilinx公司的xc7k325tffg900现场可编程门阵列(FPGA)芯片,在正常编码模式下,解决了该算法自身反馈结构制约硬件流水线实现,从而导致工作频率低的问题。该文提出的结构不仅可以满足实时处理星上图像数据需求,其参数化的设计还可使系统动态调整输入图像参数,根据不同的应用环境进行参数配置。该文算法最大可处理尺寸为6144×6144的宽幅图像,最高工作频率可达220 MHz,系统输入图像数据的最大传输带宽可达3.52 Gbps。 展开更多
关键词 无损压缩 JPEG-LS算法 FPGA芯片 向前预测 流水线结构
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FPGA的AES高速处理模型设计 被引量:1
18
作者 韩津生 林家骏 +1 位作者 叶建武 周文锦 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2012年第3期128-131,共4页
为了提高AES的处理速度,提出了AES的全流水线设计思想.通过对全流水线路径上相应MEM资源和逻辑资源的深入分析,找出制约数据块工作效率的因素,采用双通道运算模型,创建各流水线节点的高速模型,实现AES的全流水线设计.实验结果表明:在EP4... 为了提高AES的处理速度,提出了AES的全流水线设计思想.通过对全流水线路径上相应MEM资源和逻辑资源的深入分析,找出制约数据块工作效率的因素,采用双通道运算模型,创建各流水线节点的高速模型,实现AES的全流水线设计.实验结果表明:在EP4CE40F29C8的FPGA芯片上执行AES加解密运算,其吞吐量达到7.2 Gbps.在全流水线架构下,双通道的设计思想使得流水线上的所有数据块处于高效工作状态,系统在低成本的前提下实现了性能的大幅提高. 展开更多
关键词 AES 流水线 双通道
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基于FPGA的DES/3DES加密算法高速实现的研究
19
作者 杨伟 《科技信息》 2010年第27期I0085-I0085,I0016,共2页
本文给出了基于FPGA的DES/3DES加密算法高速实现方法,设计中都采用了全流水线的方式来实现,大大的提高了系统的工作频率,模块用硬件描述语言Verilog实现,经过功能仿真,得到正确结果,最终下载到FPGA芯片中,验证结果。
关键词 DES/3DES FPGA 流水线 高速实现
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UN2000尿液全自动化流水线系统和中段尿培养检测在尿路感染诊断中的应用 被引量:9
20
作者 纪凤卿 刘伟民 +1 位作者 陈君颖 滕菁 《检验医学与临床》 CAS 2021年第23期3468-3471,共4页
目的分析UN2000尿液全自动化流水线系统(由UC3500尿干化学分析仪和UF5000尿沉渣分析仪组合而成)和中段尿培养检测在尿路感染(UTI)诊断中的应用价值。方法收集2020年1-12月该院180例疑似UTI患者的中段尿标本进行回顾性分析,每例患者的标... 目的分析UN2000尿液全自动化流水线系统(由UC3500尿干化学分析仪和UF5000尿沉渣分析仪组合而成)和中段尿培养检测在尿路感染(UTI)诊断中的应用价值。方法收集2020年1-12月该院180例疑似UTI患者的中段尿标本进行回顾性分析,每例患者的标本均分为两份,一份采用中段尿培养,另一份应用UN2000尿液全自动化流水线系统测定尿白细胞酯酶(LEU)、亚硝酸盐(NIT)、白细胞计数(WBC)、细菌计数(BACT)、细菌分型(BACT-info)、真菌感染情况,对两种方法进行对比,并绘制受试者工作特征(ROC)曲线分析LEU、NIT、WBC及BACT诊断UTI的价值。结果180份中段尿标本中,培养结果为阴性100例(55.56%)、杂菌生长24例(13.33%)、培养结果为阳性56例(31.11%),阳性者中有2例为2种细菌混合感染。共检出阳性菌株58株,其中革兰阳性菌、革兰阴性菌、真菌分别占25.86%、60.35%、13.79%;以中段尿培养结果为“金标准”,56例阳性标本中,UF5000检出革兰阳性菌11株、革兰阴性菌29株、真菌6株,UF5000鉴定的革兰阳性菌、革兰阴性菌、真菌符合率分别为80.00%(12/15)、91.43%(32/35)、75.00%(6/8),总符合率为86.21%(50/58)。ROC曲线分析发现,NIT+WBC+BACT诊断UTI的曲线下面积最大,为0.849,灵敏度、特异度、准确度分别为0.86、0.62、0.74,其中WBC、BACT的截断值分别为63.88×10^(9)/L、407.42/μL。结论UN2000尿液全自动化流水线系统和中段尿培养检测在UTI诊断中有较高价值,其中UN2000测得的NIT、WBC、BACT诊断价值最高。 展开更多
关键词 UN2000尿液自动化流水线系统 中段尿培养 尿路感染
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