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基于FPGA的SER/DES在量子密码通讯中的应用 被引量：1
1
作者 王坚 张鸿飞 +6 位作者 万旭 高原 崔珂 蔡文奇 陈腾云 梁吴 金革 《光电子．激光》 EI CAS CSCD 北大核心 2010年第6期861-864,共4页
在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收... 在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。 展开更多
关键词 场可编程门阵列(FPGA) 串行器/解串器(ser/des) 时间同步 量子密钥分发(QKD)
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一种用于SerDes系统的自适应锁相环设计 被引量：1
2
作者 庞遵林 陈晓飞 《电脑知识与技术（过刊）》 2015年第4X期213-215,共3页
根据Ser Des误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型,给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构,极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两... 根据Ser Des误码率的设计指标,基于65nm CMOS工艺设计实现了一种自适应带宽锁相环电路。分析了自适应锁相环的数学模型,给出了自适应带宽锁相环的简易设计方法。采用双电荷泵电路结构,极大地减小了芯片面积。该文的PLL采用1 V和2.5 V两种电源供电,输出时钟频率范围为400~2000 MHz,适用于0.8~4 Gbit/s传输速率的Ser Des。样品电路测试表明,输出时钟频率为2GHz时,时钟均方根抖动为1.68ps,功耗为14m W,芯片面积为0.0704mm2。 展开更多
关键词 串行器/解串器 锁相环 鉴频鉴相器 分频器 压控振荡器
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基于倒装芯片焊球阵列封装的高速串行器/解串器接口的信号完整性分析与优化
3
作者 任晓黎 孙拓北 +1 位作者 庞建 张江涛 《中国集成电路》 2017年第9期66-70,74,共6页
串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的... 串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用Cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。 展开更多
关键词 串行器/解串器 倒装芯片封装 信号完整性 CADENCE 3D-EM
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