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基于双核NiosⅡ系统的数字预失真器设计
被引量:
3
1
作者
曾德军
石栋元
+2 位作者
李金政
夏威
何子述
《电子技术应用》
北大核心
2012年第6期10-12,共3页
设计了一种基于双核Nios Ⅱ系统的数字预失真器(DPD)。在FPGA中构建多查找表结构,实现了基于记忆多项式模型的DPD;采用双核处理器完成并行RLS算法处理,保证了DPD模型参数提取过程的执行效率。实验结果证明,该系统能够对功放的非线性进...
设计了一种基于双核Nios Ⅱ系统的数字预失真器(DPD)。在FPGA中构建多查找表结构,实现了基于记忆多项式模型的DPD;采用双核处理器完成并行RLS算法处理,保证了DPD模型参数提取过程的执行效率。实验结果证明,该系统能够对功放的非线性进行较好补偿。
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关键词
FPGA数字预失真器(DPD)
功率放大器(PA)
片上可编程系统(SoPC)
双核NiosⅡ并
行递归最小二乘(
rls
)算法
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职称材料
题名
基于双核NiosⅡ系统的数字预失真器设计
被引量:
3
1
作者
曾德军
石栋元
李金政
夏威
何子述
机构
电子科技大学电子工程学院
出处
《电子技术应用》
北大核心
2012年第6期10-12,共3页
基金
国家自然科学基金(61101173)
中央高校基本科研业务费专项资金资助(ZYGX2010J020)
+2 种基金
粤港关键领域重点突破项目(2009205133)
四川省科技支撑计划(2010GZ0149
2009GZ0149)
文摘
设计了一种基于双核Nios Ⅱ系统的数字预失真器(DPD)。在FPGA中构建多查找表结构,实现了基于记忆多项式模型的DPD;采用双核处理器完成并行RLS算法处理,保证了DPD模型参数提取过程的执行效率。实验结果证明,该系统能够对功放的非线性进行较好补偿。
关键词
FPGA数字预失真器(DPD)
功率放大器(PA)
片上可编程系统(SoPC)
双核NiosⅡ并
行递归最小二乘(
rls
)算法
Keywords
digital
predistorter(DPD)
power
amplifier(PA)
system
on
programmable
chip(SoPC)
dual
core
Nios
Ⅱ
parallel
re-
cursive
least
squares
(
rls
)
algorithm
分类号
TN919.8 [电子电信—通信与信息系统]
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题名
作者
出处
发文年
被引量
操作
1
基于双核NiosⅡ系统的数字预失真器设计
曾德军
石栋元
李金政
夏威
何子述
《电子技术应用》
北大核心
2012
3
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参考文献
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