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基于FPGA的全流水双精度浮点矩阵乘法器设计
被引量：
8
1
作者
刘沛华
鲁华祥
+1 位作者
龚国良
刘文鹏
《智能系统学报》
北大核心
2012年第4期302-306,共5页
在数字通信、图像处理等应用领域中需要用到大量的矩阵乘法运算,并且它的计算性能是影响系统性能的关键因素.设计了一个全流水结构的并行双精度浮点矩阵乘法器以提高计算性能,并在Xilinx Virtex-5 LX155现场可编程门阵列(FPGA)上完成了...
在数字通信、图像处理等应用领域中需要用到大量的矩阵乘法运算,并且它的计算性能是影响系统性能的关键因素.设计了一个全流水结构的并行双精度浮点矩阵乘法器以提高计算性能,并在Xilinx Virtex-5 LX155现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中处理单元(PE)按阵列形式排列,在一个FPGA芯片上可集成10个PE单元实现并行计算.为了提高工作频率,PE单元采用流水线结构,并运用C-slow时序重排技术解决了环路流水线上"数据相关冲突"的问题.仿真结果表明,该乘法器的峰值计算性能可达到5 000 MFLOPS.此外,对不同维数的矩阵乘法进行了实验,其结果也证实了该设计达到了较高的计算性能.
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关键词
矩阵乘法
现场可编程门阵列(FPGA)
环路流水线
C-slow时序重排技术
乘法器设计
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职称材料
题名
基于FPGA的全流水双精度浮点矩阵乘法器设计
被引量：
8
1
作者
刘沛华
鲁华祥
龚国良
刘文鹏
机构
中国科学院半导体研究所神经网络实验室
出处
《智能系统学报》
北大核心
2012年第4期302-306,共5页
基金
国家自然科学基金资助项目(61076014)
江苏省高校自然科学基金资助项目(10KJA510042)
先导项目(XDA06020700)
文摘
在数字通信、图像处理等应用领域中需要用到大量的矩阵乘法运算,并且它的计算性能是影响系统性能的关键因素.设计了一个全流水结构的并行双精度浮点矩阵乘法器以提高计算性能,并在Xilinx Virtex-5 LX155现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中处理单元(PE)按阵列形式排列,在一个FPGA芯片上可集成10个PE单元实现并行计算.为了提高工作频率,PE单元采用流水线结构,并运用C-slow时序重排技术解决了环路流水线上"数据相关冲突"的问题.仿真结果表明,该乘法器的峰值计算性能可达到5 000 MFLOPS.此外,对不同维数的矩阵乘法进行了实验,其结果也证实了该设计达到了较高的计算性能.
关键词
矩阵乘法
现场可编程门阵列(FPGA)
环路流水线
C-slow时序重排技术
乘法器设计
Keywords
matrix
multiplication
FPGA
loop
pipeline
C-slow
retiming
multiplia
design
分类号
TP332.22 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的全流水双精度浮点矩阵乘法器设计
刘沛华
鲁华祥
龚国良
刘文鹏
《智能系统学报》
北大核心
2012
8
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职称材料
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