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一种基于VLIW DSP架构的高性能取指流水线
被引量：
1
1
作者
杨惠
陈书明
万江华
《国防科技大学学报》
EI
CAS
CSCD
北大核心
2011年第4期102-106,共5页
以超长指令字(VLIW)数字信号处理器(DSP)作为平台,针对现有提高单线程取指流水线效率的方法中存在的弊端,提出了一种高性能的取指流水架构。该架构支持无效取指的检测与作废,从而降低不必要的cache访问,减少取指流水停顿周期,该结构还...
以超长指令字(VLIW)数字信号处理器(DSP)作为平台,针对现有提高单线程取指流水线效率的方法中存在的弊端,提出了一种高性能的取指流水架构。该架构支持无效取指的检测与作废,从而降低不必要的cache访问,减少取指流水停顿周期,该结构还引入专用硬件支持编译调度的循环软流水,有效提高指令并行性,降低代码存储空间,由此释放出的单线程取指流水线的空闲周期约达46.34%。实验结果表明,相比优化前的取指流水而言,代码空间压缩约11.93%,执行周期缩短约8.67%,cache访问次数下降约12.84%,指令cache暂停周期缩短约7.86%,处理器单线程的指令吞吐率平均提高约11.7%。
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关键词
数字信号处理器
无效取指
软件流水
循环缓冲
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职称材料
题名
一种基于VLIW DSP架构的高性能取指流水线
被引量：
1
1
作者
杨惠
陈书明
万江华
机构
国防科技大学计算机学院
出处
《国防科技大学学报》
EI
CAS
CSCD
北大核心
2011年第4期102-106,共5页
基金
国家科技重大专门资助项目(2009ZX01034-001-006)
文摘
以超长指令字(VLIW)数字信号处理器(DSP)作为平台,针对现有提高单线程取指流水线效率的方法中存在的弊端,提出了一种高性能的取指流水架构。该架构支持无效取指的检测与作废,从而降低不必要的cache访问,减少取指流水停顿周期,该结构还引入专用硬件支持编译调度的循环软流水,有效提高指令并行性,降低代码存储空间,由此释放出的单线程取指流水线的空闲周期约达46.34%。实验结果表明,相比优化前的取指流水而言,代码空间压缩约11.93%,执行周期缩短约8.67%,cache访问次数下降约12.84%,指令cache暂停周期缩短约7.86%,处理器单线程的指令吞吐率平均提高约11.7%。
关键词
数字信号处理器
无效取指
软件流水
循环缓冲
Keywords
digital
signal
processor
invalid
instruction
fetch
software
pipeline
loop
buffer
分类号
TP368.1 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种基于VLIW DSP架构的高性能取指流水线
杨惠
陈书明
万江华
《国防科技大学学报》
EI
CAS
CSCD
北大核心
2011
1
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