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一种全差分增益增强型运算放大器的设计
被引量：
6
1
作者
史志峰
王卫东
《电子器件》
CAS
北大核心
2015年第1期78-82,共5页
设计了一种用于高速ADC中的全差分运算放大器。该运算放大器由主运放、4个辅助运放和一种改进型开关电容共模反馈电路组成,主运放采用折叠式共源共栅结构,并引入增益增强技术提高增益。采用SMIC 0.18μm,1.8 V工艺,在Cadence电路设计平...
设计了一种用于高速ADC中的全差分运算放大器。该运算放大器由主运放、4个辅助运放和一种改进型开关电容共模反馈电路组成,主运放采用折叠式共源共栅结构,并引入增益增强技术提高增益。采用SMIC 0.18μm,1.8 V工艺,在Cadence电路设计平台中利用Spectre仿真,结果表明:运放增益达到115 d B,单位增益带宽805 MHz,而功耗仅为10.5 m W,运放在8 ns的时间内可以达到0.01%的建立精度,可用于高速高精度流水线(Pipelined)ADC中。
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关键词
流水线ADC
高增益高速运算放大器
增益增强技术
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职称材料
题名
一种全差分增益增强型运算放大器的设计
被引量：
6
1
作者
史志峰
王卫东
机构
桂林电子科技大学信息与通信学院
出处
《电子器件》
CAS
北大核心
2015年第1期78-82,共5页
文摘
设计了一种用于高速ADC中的全差分运算放大器。该运算放大器由主运放、4个辅助运放和一种改进型开关电容共模反馈电路组成,主运放采用折叠式共源共栅结构,并引入增益增强技术提高增益。采用SMIC 0.18μm,1.8 V工艺,在Cadence电路设计平台中利用Spectre仿真,结果表明:运放增益达到115 d B,单位增益带宽805 MHz,而功耗仅为10.5 m W,运放在8 ns的时间内可以达到0.01%的建立精度,可用于高速高精度流水线(Pipelined)ADC中。
关键词
流水线ADC
高增益高速运算放大器
增益增强技术
Keywords
pipelined
ADC
high
gain
high
-
speed
operational
amplifier
gain
enhancement
technique
分类号
TN342 [电子电信—物理电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种全差分增益增强型运算放大器的设计
史志峰
王卫东
《电子器件》
CAS
北大核心
2015
6
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