一种新的高速ASI的设计与实现 被引量：7

1

作者 关冬亮 余松煜 《数据采集与处理》 CSCD 2001年第4期490-493,共4页

介绍了一种新的高速 ASI的设计与实现。该接口以 CYPRESS公司的 CY7B92 3和CY7B933为基础 ,辅之以 EPL D和 FIFO,实现了 ASI的发送与接收功能。接口符合 DVB- ASI接口规范 ,实现了高达 2 70 Mbits/s的 Mpeg- 2传输流传输。文中首先介绍... 介绍了一种新的高速 ASI的设计与实现。该接口以 CYPRESS公司的 CY7B92 3和CY7B933为基础 ,辅之以 EPL D和 FIFO,实现了 ASI的发送与接收功能。接口符合 DVB- ASI接口规范 ,实现了高达 2 70 Mbits/s的 Mpeg- 2传输流传输。文中首先介绍了 ASI的特点 ,构成 ;接着以本文实现的 DVB- ASI为重点 ,详细阐述了它的硬件组成与硬件实现 ;最后给出了 DVB- ASI接口的测试实验。本文设计的 DVB- ASI接口经在多节目复用器 ,码流发生分析仪 ,高清编码器和解码器中的成功应用 。 展开更多

关键词 异步串行接口 ASI 设计 数字通信

下载PDF 职称材料

基于JESD204B接口的波形产生FPGA设计

2

作者 付然 孙晨阳 +2 位作者 刘芳 杜思航 马瑞山 《电子技术应用》 2024年第7期103-106,共4页

提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变... 提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变频及数模转换,网口芯片与DDR3用于传输和存储一些特殊数字波形。详细介绍了JESD204B接口时钟同步、DDS信号发生器、数字波形接收、缓存和发送等关键功能的设计。最后通过频谱分析仪抓捕DAC输出的中频信号验证了FPGA设计的可靠性。 展开更多

关键词 JESD204B 高速串行传输 UDP协议 RGMII接口

下载PDF 职称材料

JESD204B接收系统同步技术研究与实现 被引量：6

3

作者 宛强 郭金翠 +1 位作者 王巍 姚亚峰 《电子器件》 CAS 北大核心 2018年第6期1566-1571,共6页

针对JESD204B协议规定的接收系统的同步问题,提出了一种针对子类1的四字节并行处理实现方案。将数据流中提取的控制信息与数据信息并行处理,简化了接收系统中各种同步的处理过程,同时将电路工作时钟频率从1.25 GHz降低到312.5 MHz,简化... 针对JESD204B协议规定的接收系统的同步问题,提出了一种针对子类1的四字节并行处理实现方案。将数据流中提取的控制信息与数据信息并行处理,简化了接收系统中各种同步的处理过程,同时将电路工作时钟频率从1.25 GHz降低到312.5 MHz,简化了CMOS实现工艺要求。采用Verilog HDL实现并与XILINX官方IP核进行了对接验证,还在Design Compiler平台采用TSMC 65 nm工艺进行综合,结果表明:该设计方案在功能,工作频率等方面均能够满足JESD204B协议要求。 展开更多

关键词 通信技术 JESD204B 四字节并行处理 同步技术 高速串行接口

下载PDF 职称材料

基于JESD204B的接收端数据链路层设计与实现 被引量：6

4

作者 付东兵 焦阳 +2 位作者 徐洋洋 邱雅倩 姚亚峰 《微电子学》 CAS 北大核心 2019年第4期508-512,共5页

行业新标准JESD204B支持高达12.5 Gbit/s串行传输速率,是解决数据转换器与逻辑器件之间高速数据传输问题的主流接口。采用四字节并行处理方案实现了JESD204B协议接收端数据链路层电路,完成协议功能的同时将电路工作时钟频率由1.25 GHz... 行业新标准JESD204B支持高达12.5 Gbit/s串行传输速率,是解决数据转换器与逻辑器件之间高速数据传输问题的主流接口。采用四字节并行处理方案实现了JESD204B协议接收端数据链路层电路,完成协议功能的同时将电路工作时钟频率由1.25 GHz降低到312.5 MHz,使其能在CMOS工艺下使用标准数字电路设计流程实现。将Verilog HDL实现的电路与XILINX JESD204B 6.1v版本的发送端IP核进行对接,验证了该方案的可行性。在Design Compiler平台上,采用65 nm LP CMOS工艺数字标准单元库,对设计方案进行了综合评估。实验结果表明,该方案在工作频率和功能方面均能满足JESD204B协议规范。 展开更多

关键词 数据链路层 四字节并行处理 同步 高速串行接口

下载PDF 职称材料

基于JESD204B协议的接收端电路设计 被引量：4

5

作者 孔玉礼 陈婷婷 +1 位作者 万书芹 邵杰 《电子与封装》 2022年第12期73-79,共7页

设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计... 设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。 展开更多

关键词 JESD204B协议 高速串行接口 接收端电路 数模转换器

下载PDF 职称材料

1.5Gbps高速串行数据恢复电路的标准单元实现 被引量：4

6

作者 孙永明 林琦 《计算机研究与发展》 EI CSCD 北大核心 2005年第10期1826-1831,共6页

在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·... 在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·提出了一个应用于SATA1·0中1·5Gbps高速串行接口的高速串行数据恢复电路,它没有用PLL或DLL等模拟电路的方法,它采用完全数字电路的设计,并用标准单元实现·与用模拟电路实现的串行数据恢复电路相比,此电路设计更加简单易实现,数据恢复快速,而且面积小功耗低·电路被应用在PATA/SATA桥接芯片的设计中,并在标准0·18CMOS工艺下投片生产· 展开更多

关键词 高速串行接口 数据恢复电路 锁相环 标准单元

下载PDF 职称材料

Gbps试验系统中高速串行接口的设计与实现 被引量：4

7

作者 王向阳 赵艳杰 《现代电子技术》 2008年第22期4-7,共4页

介绍Gbps无线通信试验系统中高速串行数据接口的设计与实现。按照Gbps无线通信试验系统对高速串行数据的传输要求,数据传输速率超过1 Gb/s,在基于Xilinx IP core技术上对单板上的FPGA进行逻辑设计,实现了符合系统要求的高速串行数据接... 介绍Gbps无线通信试验系统中高速串行数据接口的设计与实现。按照Gbps无线通信试验系统对高速串行数据的传输要求,数据传输速率超过1 Gb/s,在基于Xilinx IP core技术上对单板上的FPGA进行逻辑设计,实现了符合系统要求的高速串行数据接口。在系统实际调试中,通过ATCA机箱背板进行数据传输,获得了高达Gbps的数据吞吐速率且传输误码率低于10-14。 展开更多

关键词 GBPS 高速串行接口 FPGA ATCA

下载PDF 职称材料

面向112 Gbps PAM4串行接收机的低误码协同自适应均衡器

8

作者 赖明澈 吕方旭 +1 位作者 张庚 许超龙 《计算机工程与科学》 CSCD 北大核心 2023年第6期951-960,共10页

高速串行接口是高性能计算机和数据中心芯片之间互连的核心关键IP。随着业界单通道速率由56 Gbps向112 Gbps发展,高速串行接口的误码率急剧增加,严重影响互连性能和系统稳定性。针对112 Gbps PAM4接收机误码率高的难题,首次采取一种协... 高速串行接口是高性能计算机和数据中心芯片之间互连的核心关键IP。随着业界单通道速率由56 Gbps向112 Gbps发展,高速串行接口的误码率急剧增加,严重影响互连性能和系统稳定性。针对112 Gbps PAM4接收机误码率高的难题,首次采取一种协同自适应均衡器构架,提出了面向3种均衡器的自适应协同均衡算法,能在高插入损耗条件下取得较低误码率;提出了基于判决反馈均衡器的盲自适应均衡算法,能缩短链路训练时间,减少硬件开销。采用12 nm CMOS工艺完成了基于协同自适应均衡器的接收机设计。仿真结果表明,针对经过36.5 dB信道的去加重112 Gbps PAM4信号,采取协同自适应均衡器的接收机误码率小于1e^(-12),收敛周期约400 ns,功耗增幅仅约2.3%。 展开更多

关键词 高速串行接口 自适应均衡算法 连续线性均衡器(CTLE) 前向反馈均衡器(FFE) 判决反馈均衡器(DFE)

下载PDF 职称材料

双通道高速数据采集处理平台的设计与实现 被引量：3

9

作者 郝绍杰 何鹏 朱伟峰 《计算机测量与控制》 2015年第7期2535-2537,2541,共4页

为满足数字式测向接收机对高速数据采集和处理的需求,研制了高速数据采集处理平台,该平台基于ADC12D1800RF模数转换器实现了两路1.35 GHz中频信号的带通采样,以Xilinx公司V7系列FPGA为数据处理器,采用高速DDR3作为存储设备解决了海量数... 为满足数字式测向接收机对高速数据采集和处理的需求,研制了高速数据采集处理平台,该平台基于ADC12D1800RF模数转换器实现了两路1.35 GHz中频信号的带通采样,以Xilinx公司V7系列FPGA为数据处理器,采用高速DDR3作为存储设备解决了海量数据存储问题,并通过高速串行接口(GTX/SRIO)实现了大容量数据的实时传输;该平台的测试结果为:1.8 GHz采样率时有效位数大于8bit,DDR3存储器的工作主频可达1333MHz,GTX接口在10Gbps速率下工作时,其误码率小于10^(-9),上述测试结果表明该平台可以高速、准确地实现信号采集、数据传输、存储和处理,达到了预期设计目标。 展开更多

关键词 数据处理 模数转换器 带通采样 高速串行接口

下载PDF 职称材料

基于Rocket-IO的串行DDR实现和评估 被引量：3

10

作者 陈雅泽 景乃锋 王琴 《微电子学与计算机》 北大核心 2019年第6期84-87,共4页

由于FPGA的IO端口数量有限,导致FPGA往往只能搭载少量DDR存储器,限制了大数据应用的内存容量.本文通过对传统DDR存储器接口的改进,利用多种串行接口协议实现了存储数据的高速传输,有效地提升了存储容量.实验中,我们利用少量的IO资源实现... 由于FPGA的IO端口数量有限,导致FPGA往往只能搭载少量DDR存储器,限制了大数据应用的内存容量.本文通过对传统DDR存储器接口的改进,利用多种串行接口协议实现了存储数据的高速传输,有效地提升了存储容量.实验中,我们利用少量的IO资源实现了4倍的容量扩展,并且对比评估了不同高速串行接口协议的实现,为基于串行接口的DDR设计实现提供了有益的参考. 展开更多

关键词 高速串行总线 DDR接口 FPGA设计

下载PDF 职称材料

一种高精度飞行仿真模拟器的软件设计 被引量：1

11

作者 段海滨 王道波 +1 位作者 盛守照 黄向华 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第10期66-68,共3页

根据飞行仿真模拟器开发设计的特点 ,提出了一种高精度飞行仿真模拟器的总体实现及软件设计方案 .该模拟器控制系统整体结构采用三闭环控制 ,控制机软件采用了RTKernal多任务协调机制 ,仿真机软件采用了WindowsVxD开发技术 ,控制机和仿... 根据飞行仿真模拟器开发设计的特点 ,提出了一种高精度飞行仿真模拟器的总体实现及软件设计方案 .该模拟器控制系统整体结构采用三闭环控制 ,控制机软件采用了RTKernal多任务协调机制 ,仿真机软件采用了WindowsVxD开发技术 ,控制机和仿真机之间的通信通过高速串口的状态机机制进行 。 展开更多

关键词 飞行仿真模拟器 RTKemal WINDOWS VXD 高速串口 状态机

下载PDF 职称材料

一种用于14位250MS/sADC的3.5Gb/s发送器

12

作者 周德金 陈珍海 +2 位作者 张惠国 于宗光 魏敬和 《微电子学》 CSCD 北大核心 2017年第6期752-755,共4页

提出了一种用于14位250MS/s ADC的数据发送器。该发送器输出采用电流模驱动方式,最高数据传输速率达3.5Gb/s,数据输出仅需要2个数据端口。电路采用180nm 1.8V1P5M CMOS工艺实现。测试结果表明,该发送器在3.5Gb/s速率下的输出信号摆幅为8... 提出了一种用于14位250MS/s ADC的数据发送器。该发送器输出采用电流模驱动方式,最高数据传输速率达3.5Gb/s,数据输出仅需要2个数据端口。电路采用180nm 1.8V1P5M CMOS工艺实现。测试结果表明,该发送器在3.5Gb/s速率下的输出信号摆幅为800mV,抖动峰峰值为100ps,功耗为32mW。采用该3.5Gb/s数据发送器的ADC在250 MHz采样率下得到的信噪比为71.1dBFS,无杂散动态范围为77.6dB。 展开更多

关键词 流水线模数转换器 高速串行接口 电流模发送器

下载PDF 职称材料

基于JESD204B协议的高速串行接口的应用研究

13

作者 徐铁喜 《电子测试》 2018年第13期87-88,90,共3页

本文主要针对JESD204B协议的高速串行接口进行研究,在解析JESD204B协议的基础上,分析JESD204B协议与传统协议相比具有的优势,最终提出基于JESD204B协议的高速串行接口设计。

关键词 JESD204B协议 高速串行接口 设计

下载PDF 职称材料

北京三号B卫星海量数据传输处理系统设计与实现 被引量：1

14

作者 刘聪聪 韩宇 +5 位作者 孙钰林 袁素春 肖化超 朱红 袁玉 王元乐 《航天器工程》 CSCD 北大核心 2023年第3期131-137,共7页

海量数据传输与处理技术是高分辨率遥感卫星系统的关键技术,北京三号B卫星作为高分辨率光学遥感卫星其图像传输速率高达几十吉比特每秒,因此设计了一种基于万兆网接口与高速串行收发器GTX/GTH接口的数据传输与处理系统。该系统使用万兆... 海量数据传输与处理技术是高分辨率遥感卫星系统的关键技术,北京三号B卫星作为高分辨率光学遥感卫星其图像传输速率高达几十吉比特每秒,因此设计了一种基于万兆网接口与高速串行收发器GTX/GTH接口的数据传输与处理系统。该系统使用万兆网接口接收前端相机载荷数据,使用GTX/GTH接口实现产品内数据互联,并基于超大规模现场可编程门阵列(FPGA)作为核心处理芯片实现海量数据路由分发、编解码和处理。测试结果表明:可实现36.04 Gbit/s数据接收和60 Gbit/s数据传输处理能力,并具有可靠性高、系统延时小、通用性强的优点。与传统数传方案相比,系统数据处理能力提高了一倍以上,且显著降低了硬件成本。 展开更多

关键词 北京三号B卫星 海量数据 万兆网接口 GTX/GTH高速串行接口

下载PDF 职称材料

一种抗电离干扰的高速串行驱动器 被引量：2

15

作者 邹家轩 于宗光 +1 位作者 曹晓斌 袁霄 《半导体技术》 CAS 北大核心 2019年第8期600-605,共6页

针对工业界高速串行接口(SerDes)发射级的驱动器在电离干扰条件下受到单粒子效应(SEE)干扰导致传输出错的问题,分析了经典高速SerDes驱动器结构受SEE干扰的机理,提出了一种采用密勒补偿的互补电流源全差分驱动电路结构,能够显著抑制单... 针对工业界高速串行接口(SerDes)发射级的驱动器在电离干扰条件下受到单粒子效应(SEE)干扰导致传输出错的问题,分析了经典高速SerDes驱动器结构受SEE干扰的机理,提出了一种采用密勒补偿的互补电流源全差分驱动电路结构,能够显著抑制单粒子效应在驱动器敏感节点上引起的扰动,改善高速SerDes抗SEE干扰的能力。基于所提出的驱动器结构设计了一款3.125 Gbit/s的高速SerDes收发器,并在130 nm部分耗尽型(PD)绝缘体上硅(SOI)CMOS工艺下完成了流片。在SEE的干扰条件下的测试结果显示,该驱动器的单粒子瞬态能量阈值显著高于经典结构驱动器,达到21.9MeV·cm^2·mg^-1,可应用于星载计算机高速数据传输。 展开更多

关键词 抗电离辐射 单粒子效应(SEE) 高速串行接口(SerDes) 驱动器 绝缘体上硅(SOI)

下载PDF 职称材料

一种基于65 nm CMOS工艺的3抽头前馈均衡器

16

作者 周乃文 多尔泰 +5 位作者 王自强 姜汉钧 黄柯 郑旭强 袁帅 吴凌涵 《微电子学》 CAS CSCD 北大核心 2015年第6期764-768,共5页

高速串行接口技术是当前高速数据传输的关键技术之一,而前馈均衡器(FFE)是高速串行接口中的重要模块电路。设计了一款工作在40Gb/s、用于高速串口发送端的前馈均衡器;分析了FFE求和模块、延时模块对均衡效果的影响;采用LC网络作为延时单... 高速串行接口技术是当前高速数据传输的关键技术之一,而前馈均衡器(FFE)是高速串行接口中的重要模块电路。设计了一款工作在40Gb/s、用于高速串口发送端的前馈均衡器;分析了FFE求和模块、延时模块对均衡效果的影响;采用LC网络作为延时单元,并通过设计闭环反馈控制来控制延时时间,解决了高速均衡电路的延时实现问题。电路采用TSMC 65nm CMOS工艺进行设计和仿真,后仿真结果表明,在40Gb/s数据传输时,该3抽头FFE电路具有20dB的均衡能力;在TT_27℃工艺角、1.0V电源电压下,电路功耗为51.52mW。 展开更多

关键词 前馈均衡器 高速串行接口 LC网络延时 闭环反馈 模拟电路

下载PDF 职称材料

基于TLK2711的遥感卫星高速串行载荷数据接口设计 被引量：15

17

作者 张媚 杜辉 +1 位作者 关晖 潘腾 《航天器工程》 北大核心 2015年第6期13-19,共7页

高分辨率遥感卫星星上载荷原始数据率不断提高,如何将高速载荷数据传输至后端数据处理设备已成为遥感卫星载荷接口设计的关键。在研究高速串行/解串(SerDes)收发器件TLK2711工作原理的基础上,提出了高速串行载荷数据传输接口的设计方案... 高分辨率遥感卫星星上载荷原始数据率不断提高,如何将高速载荷数据传输至后端数据处理设备已成为遥感卫星载荷接口设计的关键。在研究高速串行/解串(SerDes)收发器件TLK2711工作原理的基础上,提出了高速串行载荷数据传输接口的设计方案。通过在某卫星星载数据传输系统中的首次应用,实现了星上2Gbit/s的高速串行数据传输,工程试验和在轨验证表明了接口设计的正确性和可靠性,可为其它星载高速数据传输接口设计提供借鉴。 展开更多

关键词 TLK2711 高速串行数据接口 数据传输 遥感卫星

下载PDF 职称材料

基于FPGA的高速串行数据收发接口设计 被引量：14

18

作者 刘安 禹卫东 +1 位作者 马小兵 吕志鹏 《电子技术应用》 北大核心 2017年第6期48-51,共4页

针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验... 针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。 展开更多

关键词 高速串行协议 JESD204B 数据传输接口设计 FPGA 模数/数模转换器

下载PDF 职称材料

嵌入式计算机智能图像信息处理系统设计与实现 被引量：7

19

作者 吕星宇 《现代电子技术》 北大核心 2016年第21期83-86,91,共5页

针对目前嵌入式智能图像处理系统中的图像数据的传输问题与多DSP、多FPGA间的并行问题,提出并设计了以DSP+FPGA为系统核心,通过TMS320C6455 DSP外设接口进行扩展的嵌入式智能图像处理系统,能够实现图像的实时采集、解析及处理功能;同时... 针对目前嵌入式智能图像处理系统中的图像数据的传输问题与多DSP、多FPGA间的并行问题,提出并设计了以DSP+FPGA为系统核心,通过TMS320C6455 DSP外设接口进行扩展的嵌入式智能图像处理系统,能够实现图像的实时采集、解析及处理功能;同时开发了基于TMS320C6455 DSP的千兆以太网数据传送接口和高速串行接口,实现了图像处理的网络化和并行化。最后对以太网的数据传输进行了测试,测试结果表明,开发的以太网数据传送接口达到了千兆以太网的要求。 展开更多

关键词 图像处理 千兆以太网 高速串行接口 DSP FPGA

下载PDF 职称材料

Chiplet技术发展与挑战

20

作者 刘朝阳 任博琳 +2 位作者 王则栋 吕方旭 郑旭强 《集成电路与嵌入式系统》 2024年第2期10-22,共13页

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装... 随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。 展开更多

关键词 芯粒 裸片互连 高速串行接口 单端并行接口 UCIe SERDES

下载PDF 职称材料