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深度学习相关研究综述 被引量：129
1
作者 张军阳 王慧丽 +1 位作者 郭阳 扈啸 《计算机应用研究》 CSCD 北大核心 2018年第7期1921-1928,1936,共9页
为了能够及时跟踪深度学习技术的最新研究进展,把握深度学习技术当前的研究热点和方向,针对深度学习技术的相关研究内容进行综述。首先介绍了深度学习技术的应用背景、应用领域,指出研究深度学习技术的重要性,以及当前重要的几种神经网... 为了能够及时跟踪深度学习技术的最新研究进展,把握深度学习技术当前的研究热点和方向,针对深度学习技术的相关研究内容进行综述。首先介绍了深度学习技术的应用背景、应用领域,指出研究深度学习技术的重要性,以及当前重要的几种神经网络模型及两种常用大规模模型训练并行方案,其目的在于从本质上理解深度学习的模型架构及其优化技巧。对比分析了当下主流的深度学习软件工具和相关的工业界研究平台,旨在为神经网络模型的实际使用提供借鉴;详细介绍了当下几种主流的深度学习硬件加速技术和最新研究现状,并对未来研究方向进行了展望。 展开更多
关键词 深度学习 神经网络 算法模型 软件工具 硬件加速
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基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计 被引量：32
2
作者 许芳 席毅 +1 位作者 陈虹 靳伟伟 《电子测量与仪器学报》 CSCD 2011年第4期377-383,共7页
针对复杂算法中矩阵运算量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计,实现矩阵并行计算。首先根据矩阵运算的算法分析,设计了矩阵并行计算的硬件实现结构,并在Model... 针对复杂算法中矩阵运算量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计,实现矩阵并行计算。首先根据矩阵运算的算法分析,设计了矩阵并行计算的硬件实现结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并通过Avalon总线与NiosⅡ主处理器通信,作为硬件加速器。最后在FPGA芯片中构建SoPC系统,并在Altera DE3开发板中进行矩阵实时计算测试。测试结果验证了基于FPGA/Nios-Ⅱ矩阵运算硬件加速器的正确性、可行性以及较高的计算性能。 展开更多
关键词 FPGA/Nios-Ⅱ 矩阵运算 硬件加速器 并行计算 实时测试验
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飞行数据异常检测技术综述 被引量：28
3
作者 彭宇 何永福 +2 位作者 王少军 刘大同 刘连胜 《仪器仪表学报》 EI CAS CSCD 北大核心 2019年第3期1-13,共13页
飞行数据是一系列与飞行和运行状态相关的参数。飞行数据异常检测技术旨在监测航空器关键部件的健康状态、发现机组飞行操纵等问题,从而有利于维修维护、消除安全隐患和确保飞行安全。但是,标签数据的缺少、高准确率要求、计算资源限制... 飞行数据是一系列与飞行和运行状态相关的参数。飞行数据异常检测技术旨在监测航空器关键部件的健康状态、发现机组飞行操纵等问题,从而有利于维修维护、消除安全隐患和确保飞行安全。但是,标签数据的缺少、高准确率要求、计算资源限制等问题为实际应用带来严峻挑战。阐述了飞行数据异常检测的基本内涵和研究现状,并在此基础上探讨了潜在的问题和可能的发展方向,力求为飞行数据异常检测技术的发展提供可行的研究思路。 展开更多
关键词 飞行数据 异常检测 机器学习 硬件加速 分布式计算
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基于自主安全芯片的配网自动化系统网络安全防护及硬件加速 被引量：23
4
作者 倪伟东 武利会 王俊丰 《电力科学与技术学报》 CAS 北大核心 2020年第3期166-172,共7页
针对配网自动化系统点多面广、分布广泛等特点,设计基于“网络层+应用层”的双重防护方案,提出一种基于SM2、SM3、SM4国密算法与消息认证码组合的一次口令认证协议,实现配电主站与配电终端间双向身份鉴别及业务数据加密,确保通讯数据的... 针对配网自动化系统点多面广、分布广泛等特点,设计基于“网络层+应用层”的双重防护方案,提出一种基于SM2、SM3、SM4国密算法与消息认证码组合的一次口令认证协议,实现配电主站与配电终端间双向身份鉴别及业务数据加密,确保通讯数据的完整性和机密性,解决配网自动化系统网络安全防护问题,一旦应用多核异构自主安全芯片进行硬件加速,将提高加密算法的运行速度和效率。 展开更多
关键词 配网自动化 加密算法 双向身份鉴别 安全芯片 硬件加速
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用于弹载线阵激光雷达的卷积神经网络目标识别 被引量：17
5
作者 武军安 郭锐 +1 位作者 刘荣忠 柯尊贵 《光子学报》 EI CAS CSCD 北大核心 2019年第7期210-220,共11页
为了提高末敏弹在复杂背景条件下对装甲目标的识别能力,将线阵激光雷达作为探测器,结合卷积神经网络对线阵激光雷达距离像进行目标分类与识别.利用末敏弹边旋转边下降的运动特点,实现对扫描区域的距离成像,并通过采样率控制及插值等算... 为了提高末敏弹在复杂背景条件下对装甲目标的识别能力,将线阵激光雷达作为探测器,结合卷积神经网络对线阵激光雷达距离像进行目标分类与识别.利用末敏弹边旋转边下降的运动特点,实现对扫描区域的距离成像,并通过采样率控制及插值等算法将原始距离像构造成适用于卷积神经网络的灰度像.针对弹载高实时性、小体积和低功耗的要求,建立了由两层卷积层和一层全链接层构成的浅层卷积网络,选用Xilinx ZYNQSoC芯片作为硬件平台,通过基于HLS技术和SDSoC开发环境将卷积操作放在端进行硬件并行加速.缩比模拟试验结果验证了该方法具有较高的目标识别精度,对复杂背景下的装甲目标也能有效识别.ZYNQSoC的PL硬件相较于普通CPU方案,加速性能提升了5倍,能够满足弹载的要求. 展开更多
关键词 线阵激光雷达 目标识别 卷积神经网络 末敏弹 硬件加速
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语义分割网络的FPGA加速计算方法综述 被引量：17
6
作者 彭宇 姬森展 +1 位作者 于希明 刘胜剑 《仪器仪表学报》 EI CAS CSCD 北大核心 2021年第9期1-12,共12页
随着深度学习技术的发展和图像场景理解需求的提升,基于现场可编程门阵列(field programmable gate array,FPGA)部署语义分割网络,为用户提供低延迟、高能效的边缘端智能服务成为研究热点。针对语义分割网络结构中计算和存储密集型特点... 随着深度学习技术的发展和图像场景理解需求的提升,基于现场可编程门阵列(field programmable gate array,FPGA)部署语义分割网络,为用户提供低延迟、高能效的边缘端智能服务成为研究热点。针对语义分割网络结构中计算和存储密集型特点,构建基于FPGA的定制计算结构是研究的重点问题。鉴于此,本文在归纳总结语义分割网络基本原理和计算结构特点的基础上,分别从面向硬件资源约束的模型压缩方法和定制硬件架构设计两个角度阐述基于FPGA的语义分割网络加速计算方法,并重点对硬件架构设计中的计算结构设计和内存访问优化的典型方法进行总结。最后,展望了语义分割网络FPGA加速计算方法的发展趋势,以期为语义分割、边缘计算、定制高能效计算以及其他相关领域的研究者提供设计参考。 展开更多
关键词 语义分割 边缘计算 现场可编程门阵列 模型压缩 硬件加速
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基于硬件加速的实时二值图像连通域标记算法 被引量：17
7
作者 赵菲 张路 +1 位作者 张志勇 卢焕章 《电子与信息学报》 EI CSCD 北大核心 2011年第5期1069-1075,共7页
针对光学成像制导武器系统对图像处理的实时性要求,该文提出了一种基于硬件加速的2次扫描连通域标记算法。算法结合基于像素和基于游程扫描算法的优点,以像素为基本的扫描单元,以线段为基本的标号单元,在第1次扫描过程中建立临时标号的... 针对光学成像制导武器系统对图像处理的实时性要求,该文提出了一种基于硬件加速的2次扫描连通域标记算法。算法结合基于像素和基于游程扫描算法的优点,以像素为基本的扫描单元,以线段为基本的标号单元,在第1次扫描过程中建立临时标号的树形拓扑结构,并输出线段作为结果。第2次扫描对线段进行标号替换完成连通域标记。通过在FPGA+DSP平台中进行实验证明,该文算法的硬件加速实现占用资源少,能够达到较高的性能和执行效率,保证了系统的实时性,具有较高的实用价值。 展开更多
关键词 图像处理 连通域 实时性 三层树 硬件加速
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基于FPGA的卷积神经网络硬件加速器设计 被引量：15
8
作者 秦华标 曹钦平 《电子与信息学报》 EI CSCD 北大核心 2019年第11期2599-2605,共7页
针对卷积神经网络(CNN)计算量大、计算时间长的问题,该文提出一种基于现场可编程逻辑门阵列(FPGA)的卷积神经网络硬件加速器。首先通过深入分析卷积层的前向运算原理和探索卷积层运算的并行性,设计了一种输入通道并行、输出通道并行以... 针对卷积神经网络(CNN)计算量大、计算时间长的问题,该文提出一种基于现场可编程逻辑门阵列(FPGA)的卷积神经网络硬件加速器。首先通过深入分析卷积层的前向运算原理和探索卷积层运算的并行性,设计了一种输入通道并行、输出通道并行以及卷积窗口深度流水的硬件架构。然后在上述架构中设计了全并行乘法-加法树模块来加速卷积运算和高效的窗口缓存模块来实现卷积窗口的流水线操作。最后实验结果表明,该文提出的加速器能效比达到32.73 GOPS/W,比现有的解决方案高了34%,同时性能达到了317.86 GOPS。 展开更多
关键词 卷积神经网络 硬件加速 现场可编程逻辑门阵列 计算并行 深度流水
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一种基于FPGA的卷积神经网络加速器的设计与实现 被引量：15
9
作者 张榜 来金梅 《复旦学报（自然科学版）》 CAS CSCD 北大核心 2018年第2期236-242,共7页
本文提出了一种基于现场可编程门阵列(FPGA)的卷积神经网络(CNN)加速器的设计与实现方法,以期在资源和功耗受限的平台中为CNN的计算提供加速.首先,我们采用了数据量化的方式将网络参数从浮点数转化为定点数,从而降低了加速系统所需的硬... 本文提出了一种基于现场可编程门阵列(FPGA)的卷积神经网络(CNN)加速器的设计与实现方法,以期在资源和功耗受限的平台中为CNN的计算提供加速.首先,我们采用了数据量化的方式将网络参数从浮点数转化为定点数,从而降低了加速系统所需的硬件开销;其次,提出了一种从FPGA端发起数据访问的系统架构,避免了系统运行中因处理器对FPGA频繁干预而引起性能下降的问题;最后,为CNN的计算设计了高效的数据处理和缓存电路,从电路层面保证了加速器的计算效率.本文以交通标志识别(TSR)为应用场景将上述加速方案进行了板级实现.测试结果显示,识别时间为49ms,其中单个乘法器提供了0.081GOPS的性能,性能功耗比达到了6.81GOPS/W.与近年来相关领域文献对比,可以看出本文提出的方案在资源和功耗受限的情况下可以提供更高的性能. 展开更多
关键词 现场可编程门阵列 卷积神经网络 硬件加速 交通标志识别
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基于Vivado HLS的边缘检测硬件加速应用 被引量：15
10
作者 彭习武 张涛 《电子技术应用》 北大核心 2017年第5期70-73,共4页
针对计算机处理高清图像或视频的边缘检测时存在延时长和数据存储带宽受限的缺点,提出了用Vivado HLS将边缘检测软件代码转换成RTL级硬件电路的硬件加速方法。硬件加速是将运算量大的功能模块由硬件电路实现,根据硬件电路工作频率高和... 针对计算机处理高清图像或视频的边缘检测时存在延时长和数据存储带宽受限的缺点,提出了用Vivado HLS将边缘检测软件代码转换成RTL级硬件电路的硬件加速方法。硬件加速是将运算量大的功能模块由硬件电路实现,根据硬件电路工作频率高和数据位宽自定义,可以解决延时长和数据宽度受限的缺点。实验结果表明,边缘检测硬件加速方法不仅使延时和数据带宽都得到了改善,而且也缩短了边缘检测的开发周期。 展开更多
关键词 HLS 边缘检测 硬件加速 片上系统
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基于卷积神经网络图像识别算法的加速实现方法 被引量：14
11
作者 秦东辉 周辉 +1 位作者 赵雄波 柳柱 《航天控制》 CSCD 北大核心 2019年第1期21-26,共6页
针对当前卷积神经网络算法日趋复杂,基于通用处理器的软件实现方案运算性能难以满足实际应用实时性要求,而基于GPU的实现方案则存在高能耗、无法应用于嵌入式系统等问题,本文提出了一种使用高层次综合(HLS)实现的基于FPGA卷积神经网络... 针对当前卷积神经网络算法日趋复杂,基于通用处理器的软件实现方案运算性能难以满足实际应用实时性要求,而基于GPU的实现方案则存在高能耗、无法应用于嵌入式系统等问题,本文提出了一种使用高层次综合(HLS)实现的基于FPGA卷积神经网络加速器设计方案,采用SDSoC开发环境,在实现所需性能的同时节省了大量开发时间,实验结果表明,在输入图像为64*64*3情况下,本文提出的软硬件协同设计方案识别速度达到1. 86ms,相比CPU实现方案的识别速度266ms,加速比可达143,节约了88倍功耗。 展开更多
关键词 卷积神经网络 FPGA 硬件加速 SDSoC
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视点相关的层次采样:一种硬件加速体光线投射算法(英文) 被引量：9
12
作者 陈为 彭群生 鲍虎军 《软件学报》 EI CSCD 北大核心 2006年第3期587-601,共15页
光线投射是一种高质量的体绘制方法.它以图像空间为序,逐根光线遍历和采样体数据.因此,传统上,它只能在CPU上实现,因而速度慢,交互性不好.提出了一个新的视点相关的层次采样VDLS(viewdependentlayersampling)结构,VDLS将光线上的所有采... 光线投射是一种高质量的体绘制方法.它以图像空间为序,逐根光线遍历和采样体数据.因此,传统上,它只能在CPU上实现,因而速度慢,交互性不好.提出了一个新的视点相关的层次采样VDLS(viewdependentlayersampling)结构,VDLS将光线上的所有采样点重新组织成一系列层,并简化为两个视点相关的几何缓冲器,进而在GPU(graphicsprocessingunit)中用两个动态纹理表示.利用GPU的可编程性,光线投射算法的6个步骤(光线生成、光线遍历、插值、分类、着色和颜色合成)得以完全在GPU中实现.在此基础上,提出两个基于体空间和图像空间连贯性的加速技巧,快速剔除无效的光线.结合其他与渲染和颜色合成有关的技巧,VDLS将面向多边形绘制的图形引擎转化为体光线投射算法引擎,在透视投影方式下,每秒能处理1.5亿个插值、后分类与着色的光线采样点.实验结果表明,提出的方法能用于医学可视化、真实物理现象模拟、材质检测中灰度体数据快速交互的可视化与漫游. 展开更多
关键词 直接体绘制 光线投射 视点相关层次采样 硬件加速 图形处理单元
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YOLOv3-tiny的硬件加速设计及FPGA实现 被引量：11
13
作者 陈浩敏 姚森敬 +4 位作者 席禹 张凡 辛文成 王龙海 任超 《计算机工程与科学》 CSCD 北大核心 2021年第12期2139-2149,共11页
YOLOv3-tiny具有优秀的目标检测能力,但模型所需的计算力依然较大,难以实现面向嵌入式领域的应用。提出一种YOLOv3-tiny的硬件加速方法,并在FPGA平台上实现。首先,针对网络定点化设计,以数据精度与资源消耗为设计指标,通过对模型中数据... YOLOv3-tiny具有优秀的目标检测能力,但模型所需的计算力依然较大,难以实现面向嵌入式领域的应用。提出一种YOLOv3-tiny的硬件加速方法,并在FPGA平台上实现。首先,针对网络定点化设计,以数据精度与资源消耗为设计指标,通过对模型中数据分布的统计以及数据类型的划分,提出了不同的定点化策略。其次,针对网络并行化设计,通过对卷积神经网络计算特性的分析,使用循环调整、循环分块、循环展开和数组分割等方法,设计了可扩展的常用硬件计算单元架构。然后,针对网络流水化设计,从层间与层内2个方面进行研究,以层间数据流方向和层内任务划分为基础,设计了一种灵活的流水化计算架构。最后,在XILINX XC7Z020CLG400-1平台上进行实验,结果表明,相较于667 MHz的单核ARM-A9处理器,加速比高达290.56。 展开更多
关键词 YOLOV3-tiny 卷积神经网络 FPGA 硬件加速
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FPGA发展现状和行业应用分析 被引量：10
14
作者 李鑫 闫雪梅 +1 位作者 高媛媛 马文静 《信息通信技术与政策》 2022年第7期65-72,共8页
5G、云计算、人工智能等技术高速发展,带来了对算力规模、算力能力等需求的快速提升和异构计算的迅速发展。作为硬件可重构的半定制芯片,现场可编程门阵列(Field Programmable Gate Array,FPGA)也迎来了新的发展机会。介绍了FPGA市场发... 5G、云计算、人工智能等技术高速发展,带来了对算力规模、算力能力等需求的快速提升和异构计算的迅速发展。作为硬件可重构的半定制芯片,现场可编程门阵列(Field Programmable Gate Array,FPGA)也迎来了新的发展机会。介绍了FPGA市场发展情况和国内外FPGA主流厂家的典型产品,根据FPGA灵活性、流处理和并行运算的特点对FPGA的应用场景进行了分析,并对FPGA的未来发展方向进行了展望。 展开更多
关键词 可编程 硬件加速 并行计算 流处理
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基于FPGA的纸病预处理系统 被引量：11
15
作者 刘勇 周强 +1 位作者 刘涛 杨雁南 《中国造纸》 CAS 北大核心 2013年第8期46-50,共5页
针对当前计算机串行数据处理方式难以适应在线纸病检测系统数据实时处理量大的瓶颈问题,采用"FPGA+计算机"的纸病检测硬件结构,利用FPGA(现场可编程门阵列)的并行特性实现图像处理算法的硬件加速,对CCD高速摄像机拍摄的纸病... 针对当前计算机串行数据处理方式难以适应在线纸病检测系统数据实时处理量大的瓶颈问题,采用"FPGA+计算机"的纸病检测硬件结构,利用FPGA(现场可编程门阵列)的并行特性实现图像处理算法的硬件加速,对CCD高速摄像机拍摄的纸病图像进行预处理,初步确定可能出现纸病区域的位置和大小,并将这些区域的图像信息通过以太网发送到计算机做纸病的进一步辨识和分类。试验结果表明,这种结构可以极大地减轻计算机的运算量,提高纸病检测系统的精确度和效率。 展开更多
关键词 纸病检测 现场可编程门阵列 硬件加速 图像预处理 高速相机
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基于ZYNQ的可重构卷积神经网络加速器 被引量：10
16
作者 刘杰 葛一凡 +1 位作者 田明 马力强 《电子学报》 EI CAS CSCD 北大核心 2021年第4期729-735,共7页
针对卷积神经网络中卷积运算复杂度高、计算量大及算法在CPU和GPU上计算时存在延时及功耗限制问题,从提高现有硬件平台计算速率、降低功耗角度出发,设计了一种基于ZYNQ的具有高吞吐率和低功耗的可重构神经网络加速系统.为充分利用运算资... 针对卷积神经网络中卷积运算复杂度高、计算量大及算法在CPU和GPU上计算时存在延时及功耗限制问题,从提高现有硬件平台计算速率、降低功耗角度出发,设计了一种基于ZYNQ的具有高吞吐率和低功耗的可重构神经网络加速系统.为充分利用运算资源,探索了一种卷积运算循环优化电路;为降低带宽访问量,设计了一种数据在内存中的特殊排列方式.以VGG16网络为例,利用ZYNQ对系统进行加速,在计算性能上达到62.00GPOS的有效算力,分别是GPU和CPU的2.58倍和6.88倍,其MAC利用率高达98.20%,逼近Roofline模型理论值.加速器的计算功耗为2.0W,能效比为31.00GOPS/W,是GPU的112.77倍和CPU的334.41倍. 展开更多
关键词 FPGA 卷积神经网络 Roofline模型 硬件加速
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面向边缘智能计算的异构并行计算平台综述 被引量：6
17
作者 万朵 胡谋法 +1 位作者 肖山竹 张焱 《计算机工程与应用》 CSCD 北大核心 2023年第1期15-25,共11页
边缘智能计算对硬件资源的需求复杂多元,传统计算平台难以为继,异构并行计算平台成为边缘智能算法落地的关键途径之一。以深度学习算法和边缘计算为牵引,对异构并行计算平台展开研究。一方面,阐述了传统计算平台适配实现边缘智能计算的... 边缘智能计算对硬件资源的需求复杂多元,传统计算平台难以为继,异构并行计算平台成为边缘智能算法落地的关键途径之一。以深度学习算法和边缘计算为牵引,对异构并行计算平台展开研究。一方面,阐述了传统计算平台适配实现边缘智能计算的优缺点,指出边缘端应用场景中传统计算平台算力与功耗矛盾突出等局限性,并以指令模型、通讯机制和存储体系三个关键技术为线索梳理技术发展脉络。另一方面,从运算速度、功耗等角度重点对比分析了近年来典型异构平台较新的代表性产品,然后针对不同应用场景和约束条件给出了异构平台的选择建议:优先选择CPU+X组合的异构平台。功耗要求严格约束下的应用建议优先选择CPU+FPGA组合;功能迭代更新快的场景建议优先选择CPU+GPU组合;算法成熟且对实时性和功耗均具有高要求的应用优先选择ASIC计算平台。提出了异构并行计算平台在指令模型统一、通讯机制轻量化、存储体系灵活性以及开发生态完备化四个方面的问题与挑战,期望能为该领域研究人员带来一定的启发。 展开更多
关键词 异构并行架构 边缘计算 智能计算 深度学习 嵌入式设备 硬件加速
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面向嵌入式FPGA的高性能卷积神经网络加速器设计 被引量：10
18
作者 曾成龙 刘强 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2019年第9期1645-1652,共8页
针对基于嵌入式现场可编程门阵列(FPGA)平台的卷积神经网络加速器由于资源有限导致处理速度受限的问题,提出一种高性能卷积神经网络加速器.首先根据卷积神经网络和嵌入式FPGA平台的特点,设计软硬件协同操作架构;然后在存储资源和计算资... 针对基于嵌入式现场可编程门阵列(FPGA)平台的卷积神经网络加速器由于资源有限导致处理速度受限的问题,提出一种高性能卷积神经网络加速器.首先根据卷积神经网络和嵌入式FPGA平台的特点,设计软硬件协同操作架构;然后在存储资源和计算资源的限制下,分别提出二维直接内存存取分块和权衡数字信号处理单元与查找表使用的优化策略;最后针对人脸检测的应用,对SSD网络模型进行优化,采用软硬件流水结构,提高人脸检测系统的整体性能.在XilinxZC706开发板上实现此加速器,实验结果表明,该加速器可达到167.5 GOPS的平均性能和81.2帧/s的人脸检测速率,其平均性能和人脸检测速率是嵌入式GPU平台TX2的1.58倍. 展开更多
关键词 卷积神经网络 硬件加速 直接内存存取 人脸检测 现场可编程门阵列
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基于点目标连通域标记的实时特征提取及其分布式运算 被引量：10
19
作者 于潇宇 郭玉波 +1 位作者 陈刚 叶东 《光学学报》 EI CAS CSCD 北大核心 2015年第2期96-106,共11页
在高速运动目标的视觉测量中,高分辨率、高帧频的图像序列带来了大量待处理数据,如何快速地从这些数据中识别合作目标并提取其特征信息,成为高速视觉测量中的难题。对此,针对高速相机每个时钟周期多像素并行传输的数据特点,提出一种基... 在高速运动目标的视觉测量中,高分辨率、高帧频的图像序列带来了大量待处理数据,如何快速地从这些数据中识别合作目标并提取其特征信息,成为高速视觉测量中的难题。对此,针对高速相机每个时钟周期多像素并行传输的数据特点,提出一种基于多维金字塔的硬件加速处理结构,实现连通域的全局搜索与标记,并根据标记结果完成对应特征的实时提取。在现场可编程逻辑门阵列中,通过金字塔结构的二维处理节点阵列与多标签特征统计的一维处理阵列,将数据流的高密度运算均衡分布于各运算节点,结合流水线并行,将视觉系统中占据较高耗时的全局搜索与标记过程在图像传输中同步实现。通过功能验证与实时性分析,该特征提取的分布式运算结构可在Camera Link接口85 MHz的时钟频率下,实现680 Mpixel/s的数据流实时处理,可作为预处理部分应用于高速视觉测量系统。 展开更多
关键词 机器视觉 点特征提取 连通域标记 分布式运算 硬件加速 高速视觉测量
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专用集成电路的设计验证方法及一种实际的通用微处理器设计的多级验证体系 被引量：3
20
作者 杨文华 罗晓沛 《计算机研究与发展》 EI CSCD 北大核心 1999年第6期764-768,共5页
随着专用集成电路制造工艺及设计方法的飞速发展，片上系统可集成的功能越来越多，规模越来越大，设计验证越来越复杂，只有使用先进的设计验证方法充分地验证其设计，才能保证一次投片成功．文中针对专用集成电路设计验证的各种方法和... 随着专用集成电路制造工艺及设计方法的飞速发展，片上系统可集成的功能越来越多，规模越来越大，设计验证越来越复杂，只有使用先进的设计验证方法充分地验证其设计，才能保证一次投片成功．文中针对专用集成电路设计验证的各种方法和一种实际的通用微处理器设计的多级验证体系作了专门的描述，对片上系统设计者在构建自己的设计验证方案。 展开更多
关键词 专用集成电路 软件模拟 形式验证 微处理器 设计
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