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基于高速CMOS时钟的数据恢复电路设计与仿真
被引量：
2
1
作者
李翠玲
《电子设计工程》
2018年第6期180-184,共5页
文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环...
文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。
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关键词
高速CMOS恢复时钟
双环半速率电路
鉴相与时钟选择
数字滤波器
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职称材料
题名
基于高速CMOS时钟的数据恢复电路设计与仿真
被引量：
2
1
作者
李翠玲
机构
惠州经济职业技术学院
出处
《电子设计工程》
2018年第6期180-184,共5页
文摘
文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。
关键词
高速CMOS恢复时钟
双环半速率电路
鉴相与时钟选择
数字滤波器
Keywords
high
speed
CMOS
recovery
clock
dual
loop
half
rate
circuit
clock
selection
digital
filter
分类号
TN772 [电子电信—电路与系统]
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职称材料
题名
作者
出处
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被引量
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1
基于高速CMOS时钟的数据恢复电路设计与仿真
李翠玲
《电子设计工程》
2018
2
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