卫星导航接收机定点环路跟踪精度研究 被引量：6

1

作者 刘峰 李欣 龙腾 《北京理工大学学报》 EI CAS CSCD 北大核心 2010年第6期707-712,共6页

针对浮点与普通定点环路控制在运算量和资源占用方面的问题,基于对卫星导航接收机传统信号跟踪方法及精度的研究,提出了一种改进的定点环路控制方法,并分别从鉴相器量化误差、滤波器系数近似以及滤波器运算误差3方面,对其相对于浮点环... 针对浮点与普通定点环路控制在运算量和资源占用方面的问题,基于对卫星导航接收机传统信号跟踪方法及精度的研究,提出了一种改进的定点环路控制方法,并分别从鉴相器量化误差、滤波器系数近似以及滤波器运算误差3方面,对其相对于浮点环路控制的跟踪精度损失进行了理论分析和实测验证.实测结果验证了误差分析的正确性. 展开更多

关键词 环路控制 定点 锁相环 码环

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伪码测距延迟锁定环路(DLL)性能分析 被引量：5

2

作者 史明霞 李辉 沈汀 《微计算机信息》 北大核心 2006年第02S期130-131,31,共3页

本文从延迟锁定环路(DLL)的线性模型出发,运用信号统计分析的方法,详细研究了延迟锁定环路的同步性能与相关区间、环路带宽与信噪比之间的关系,得出了采用窄相关可以显著提高同步精度的结论。计算机仿真的结果表明,当相关间隔取为0.2,... 本文从延迟锁定环路(DLL)的线性模型出发,运用信号统计分析的方法,详细研究了延迟锁定环路的同步性能与相关区间、环路带宽与信噪比之间的关系,得出了采用窄相关可以显著提高同步精度的结论。计算机仿真的结果表明,当相关间隔取为0.2,对输入伪码的同步精度相比于传统的C/A码GPS接收机(相关间隔为1)有了大约3dB的提高,很大程度地减小了测距的误差。 展开更多

关键词 延迟锁定环路(dll) 同步 相关间隔

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FPGA芯片内数字时钟管理器的设计与实现 被引量：3

3

作者 李文昌 李平 +2 位作者 杨志明 李威 王鲁豫 《半导体技术》 CAS CSCD 北大核心 2011年第11期848-852,共5页

在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出... 在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出了仿真结果,该DCM电路通过了0.13μm工艺流片。测试结果表明,在低频模式下,该DCM能工作在24～230 MHz之间;在高频模式下,该DCM能工作在48～450 MHz之间,其输入及输出抖动容忍度在低频模式下能达到300 ps,在高频模式下能达到150 ps。 展开更多

关键词 FPGA芯片 数字时钟管理器 延迟锁相环 数字频率合成器 数字相移器

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理想带限条件下码跟踪环路的精度分析 被引量：3

4

作者 倪少杰 刘瀛翔 +1 位作者 庞晶 王飞雪 《国防科技大学学报》 EI CAS CSCD 北大核心 2012年第6期170-174,共5页

伪码跟踪是卫星导航接收机中的关键环节。码环的跟踪精度直接决定了接收机的定位性能,因此对码环跟踪精度的分析一直以来都是研究的热点,并且已经取得了很多重要成果。目前已有的结论大都从频域的角度表示带限信道的影响,但是频域表达... 伪码跟踪是卫星导航接收机中的关键环节。码环的跟踪精度直接决定了接收机的定位性能,因此对码环跟踪精度的分析一直以来都是研究的热点,并且已经取得了很多重要成果。目前已有的结论大都从频域的角度表示带限信道的影响,但是频域表达式存在计算复杂,难以应用于实际情况的缺点。本文针对目前存在的不足,从时域相关函数的角度提出了码跟踪精度的解析表达式。该表达式简单直观,可以方便地应用于码环性能的分析,对导航信号接收机的设计具有重要的指导作用。 展开更多

关键词 卫星导航 码跟踪精度 延迟锁定环 带限信道

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高速率外差式延迟锁定环及其多普勒捕获跟踪性能

5

作者 张健 《电讯技术》 北大核心 1998年第4期16-23,共8页

分析了高速率外差式延迟锁定环的构成、环路模型、存在多普勒频移的捕获和跟踪性能，介绍了其电路设计和实验结果。

关键词 扩频统一测控 延迟锁定环 多普勒频移 飞行器

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数字控制可编程延时单元设计技术研究 被引量：2

6

作者 张彦龙 储鹏 +1 位作者 文治平 于立新 《微电子学与计算机》 CSCD 北大核心 2007年第8期142-144,共3页

提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的... 提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的上升、下降沿等量延时,本单元可嵌入全数字控制的延时锁定环设计中,能够实现50%占空比420ps～920ps的双沿延时。 展开更多

关键词 CMOS电路 延时电路 延时锁定环 延时单元 双沿延时

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一种结合施密特频率选择器的DLL型90°移相器 被引量：2

7

作者 梁承托 梁利平 王志君 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2019年第8期110-116,共7页

为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑... 为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率选择器和双数控延时线结构,有效提高该移相器的锁定频率范围.另外,提出的施密特频率选择器能有效抑制输入时钟频率噪声,使移相器稳定工作.在SMIC 55 nm CMOS工艺下流片,工作电压1.2 V,版图有效面积为0.131 mm^2.测试结果表明,提出的移相器在250 MHz到800 MHz频率范围内稳定工作;800 MHz时,功耗为5.98 mW,且90°相移时钟的抖动峰峰值和均方根值分别是25.9 ps和2.8 ps. 展开更多

关键词 延时锁相环 频率选择器 数控延时线 90°相移

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GALILEO／GPS中频接收的同步性能研究 被引量：2

8

作者 朱亚峰 田增山 周永胜 《重庆邮电大学学报（自然科学版）》 2008年第1期53-57,共5页

本文针对GALILEO/GPS中频接收机同步跟踪性能问题进行研究。主要进行GPS扩频信号和GALILEOBOC(m,n)信号的自相关函数峰值的比较,GPS/GALILEO接收机码跟踪、载波跟踪的速率精度的比较,其中码跟踪采取了延迟锁相环(DLL),载波跟踪采用costa... 本文针对GALILEO/GPS中频接收机同步跟踪性能问题进行研究。主要进行GPS扩频信号和GALILEOBOC(m,n)信号的自相关函数峰值的比较,GPS/GALILEO接收机码跟踪、载波跟踪的速率精度的比较,其中码跟踪采取了延迟锁相环(DLL),载波跟踪采用costas锁相环。从仿真的结果可以看出,扩频码自相关函数具有单峰值,而BOS(m,n)信号自相关函数具有多峰值的特点,GALILEO接收机具有锁相速度快、精度高的特点。 展开更多

关键词 GALILEO接收机 载波同步 延迟锁相环 码同步

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多路并行延迟锁相式射频DAC设计 被引量：2

9

作者 蒋颖丹 苏小波 +1 位作者 杨霄垒 赵霖 《固体电子学研究与进展》 CAS CSCD 北大核心 2015年第5期472-477,共6页

提出了一种适用于2GS/s以上速率射频DAC设计的结构——多路并行延迟锁相式DAC,并基于该结构实现了一款14位2.5GS/s高性能DAC。测试结果显示:积分非线性误差INL为±0.5LSB,微分非线性误差DNL为±0.4LSB;2.5GS/s转换速率条件下,输... 提出了一种适用于2GS/s以上速率射频DAC设计的结构——多路并行延迟锁相式DAC,并基于该结构实现了一款14位2.5GS/s高性能DAC。测试结果显示:积分非线性误差INL为±0.5LSB,微分非线性误差DNL为±0.4LSB;2.5GS/s转换速率条件下,输出100 MHz正弦波时SFDR为67.08dBc,IMD达到93.08dBc,输出550 MHz正弦波时,SFDR为56.42dBc。 展开更多

关键词 多路并行 延迟锁相 射频数模转换器 电流舵

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用0.35μm CMOS工艺实现存储接口单元中的数模混合DLL 被引量：1

10

作者 杨丰林 沈绪榜 《半导体技术》 CAS CSCD 北大核心 2003年第4期72-75,共4页

论述了一种利用0.35mm、双阱、双层金属、双层多晶硅的CMOS工艺所实现的延迟锁定环(DLL)。该DLL用于RISC处理器中存储接口部件的时钟同步。本文介绍了其应用背景,给出了DLL的系统结构,接着分别介绍了鉴相器、电荷泵以及压控延迟线的电... 论述了一种利用0.35mm、双阱、双层金属、双层多晶硅的CMOS工艺所实现的延迟锁定环(DLL)。该DLL用于RISC处理器中存储接口部件的时钟同步。本文介绍了其应用背景,给出了DLL的系统结构,接着分别介绍了鉴相器、电荷泵以及压控延迟线的电路结构,最后给出相关仿真结果。 展开更多

关键词 CMOS工艺 dll 延迟锁定环 存储接口 压控延迟线

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GNSS中BOC信号DLL新型相关器算法性能分析

11

作者 李实 战兴群 《微计算机信息》 北大核心 2007年第26期95-96,共2页

本文介绍了BOC信号的基本结构,仿真了GPS和Galileo信号中采用的两种BOC信号的自相关函数以及鉴别器曲线。根据它们鉴别器曲线多个过零点的问题,用2N相关器法进行了分析和仿真。

关键词 BOC调制 延迟锁定环路(dll) 2N相关器

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模拟延迟脉冲锁相环的简单非相关TOA估计研究

12

作者 刘晓建 郑霖 +1 位作者 王智博 廖丁毅 《微型机与应用》 2011年第10期91-94,共4页

在基于平方率的能量检测脉冲超宽带通信系统中,采用了较简单的模拟脉冲锁相环实现脉冲信号的同步和到达时间(TOA)的估计。提出了利用模拟延迟锁相环(ADLL)构建一种精确度高、实现简单的TOA估计算法;并对该算法性能进行了分析。仿真验证... 在基于平方率的能量检测脉冲超宽带通信系统中,采用了较简单的模拟脉冲锁相环实现脉冲信号的同步和到达时间(TOA)的估计。提出了利用模拟延迟锁相环(ADLL)构建一种精确度高、实现简单的TOA估计算法;并对该算法性能进行了分析。仿真验证了该方法的有效性,并解决了在非视距(NLOS)环境下的精确测距问题。 展开更多

关键词 脉冲超宽带 TOA估计 延迟锁相环

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单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

13

作者 刘煦 李云铎 +4 位作者 叶联华 黄张成 马英杰 黄松垒 方家熊 《电子与信息学报》 EI CSCD 北大核心 2021年第6期1565-1573,共9页

针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配... 针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动。采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元。采用0.18 mm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150~400 MHz。锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps。 展开更多

关键词 全局时钟 延迟锁相环 差分电荷泵 H型时钟树 盖革雪崩焦平面

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滤波器群时延分析及其对导航信号的影响 被引量：9

14

作者 朱峰 李孝辉 王国永 《电子测量技术》 2013年第5期54-57,共4页

滤波器群时延是接收链路导致信号延迟和失真的主要因素,通信系统主要考虑一阶项和二阶项对信号失真的影响,但对导航授时用户而言,常数项及多阶项还引入了额外的定时偏差,直接影响整个系统的时间同步精度。研究了几种典型带通滤波器的群... 滤波器群时延是接收链路导致信号延迟和失真的主要因素,通信系统主要考虑一阶项和二阶项对信号失真的影响,但对导航授时用户而言,常数项及多阶项还引入了额外的定时偏差,直接影响整个系统的时间同步精度。研究了几种典型带通滤波器的群时延特性,最终选取椭圆滤波器作为接收端的中频滤波器进行建模,仿真分析了信号经过滤波器在不同相关器间隔和不同信号功率情况下的时延变化情况。得出信号功率对DLL测量滤波器的群时延变化量不超过0.3ns,定时用户应选取较窄相关器间隔的接收机进行测量,最后给出了结论。 展开更多

关键词 接收链路 滤波器 群时延 延迟锁定环

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一种应用于TDC的低抖动延迟锁相环电路设计 被引量：6

15

作者 吴金 张有志 +2 位作者 赵荣琦 李超 郑丽霞 《电子学报》 EI CAS CSCD 北大核心 2017年第2期452-458,共7页

本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS... 本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求. 展开更多

关键词 延迟锁相环 时间数字转换器 静态相位误差 宽动态范围 时钟抖动

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GPS接收机中多路径干扰的研究 被引量：2

16

作者 吴兴存 任宇飞 程乃平 《现代防御技术》 北大核心 2008年第4期123-127,共5页

从GPS接收机内部结构入手,给出了GPS接收机码和载波跟踪环的功能以及多路径信号对码跟踪精度的影响;分析了在多路径干扰下,用窄相关器可以部分修正多路径对码环的跟踪误差,详细介绍了一种以窄相关为基础的新的窄相关器技术——微脉冲相... 从GPS接收机内部结构入手,给出了GPS接收机码和载波跟踪环的功能以及多路径信号对码跟踪精度的影响;分析了在多路径干扰下,用窄相关器可以部分修正多路径对码环的跟踪误差,详细介绍了一种以窄相关为基础的新的窄相关器技术——微脉冲相关技术,通过与宽的标准相关器和窄相关器在伪距测量精度上的比较,说明了它是一种性能非常好的抗多路径技术。 展开更多

关键词 GPS接收机 多路径干扰 延迟锁定环 微脉冲相关

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GNSS接收机自适应带宽伪码跟踪环路设计 被引量：4

17

作者 刘盟超 赵丙风 《无线电通信技术》 2017年第4期64-66,79,共4页

从GNSS接收机对伪码延迟锁定环(DLL)快速稳定的需求出发,分析了环路滤波器带宽对码环性能的影响,对不同带宽下环路的稳定时间和跟踪精度进行了测试。提出了一种自适应带宽的码环设计方案,通过对环路滤波器带宽的实时调整,有效地实现了... 从GNSS接收机对伪码延迟锁定环(DLL)快速稳定的需求出发,分析了环路滤波器带宽对码环性能的影响,对不同带宽下环路的稳定时间和跟踪精度进行了测试。提出了一种自适应带宽的码环设计方案,通过对环路滤波器带宽的实时调整,有效地实现了码环牵引过程的快速稳定和精确跟踪,提升了码环性能。利用自研的GNSS接收机进行了测试和验证,测试结果表明码环稳定时间小于400 ms。 展开更多

关键词 延迟锁定环路 稳定时间 自适应带宽 GNSS

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数字延迟锁定环设计技术研究 被引量：3

18

作者 任敏华 张伟 徐国强 《计算机工程》 CAS CSCD 北大核心 2007年第17期262-264,272,共4页

数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DL... 数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°～360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz～200MHz。该电路还具有可编程特性。 展开更多

关键词 延迟锁定环 延迟线 鉴相器 相位同步

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最大值约束的广义延拓逼近GNSS码鉴相算法 被引量：3

19

作者 张杰 马冠一 +1 位作者 李婧华 王晓岚 《系统工程与电子技术》 EI CSCD 北大核心 2017年第4期714-720,共7页

针对GNSS码跟踪环高精度鉴相需求,提出了一种最大值约束的广义延拓逼近码鉴相算法,利用5个相关臂的相关结果建立广义延拓逼近模型,拟合得到相关值分布函数,进而得到码相位差。同时利用相关结果最大的相关节点对拟合的相关值分布函数进... 针对GNSS码跟踪环高精度鉴相需求,提出了一种最大值约束的广义延拓逼近码鉴相算法,利用5个相关臂的相关结果建立广义延拓逼近模型,拟合得到相关值分布函数,进而得到码相位差。同时利用相关结果最大的相关节点对拟合的相关值分布函数进行约束,进一步提高了码相位差的估计精度和适应性。将新算法与常用的归一化超前减滞后包络鉴相算法从鉴相线性范围、牵引范围和鉴相误差三方面进行了对比。蒙特卡罗仿真和在GPS软件接收机上对实际GPS信号采样数据进行测试的结果表明,结合最大值约束的广义延拓逼近鉴相误差性能大大优于传统的归一化超前减滞后包络鉴相,可以有效地提升码鉴相器的鉴相精度。 展开更多

关键词 码鉴相器 延迟锁定环 广义延拓逼近 最大值约束

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一种应用于多通道模数转换器的串行输出接口设计 被引量：3

20

作者 穆敏宏 叶凡 任俊彦 《复旦学报（自然科学版）》 CAS CSCD 北大核心 2018年第5期596-604,共9页

本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还... 本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还对串行输出接口进行了设计优化,降低了温度、电压波动带来的影响,面积、功耗等性能均有提升.串行输出接口采用65nm CMOS工艺设计,数字模块电路(扰码发生器、并串转换电路、DLL)的版图面积为72μm×97μm,CML输出电路的版图面积为85μm×53μm.版图后仿真显示单通道总功耗11.5mW,在不同输入相位下均能实现并行1.33Gb/s×3bits到串行4Gb/s×1bit的并串转换,满足模数转换器对输出接口的要求. 展开更多

关键词 多通道模数转换器 串行输出接口 延迟锁定环 电流模逻辑

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