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I_(DDQ)测试全面系统化的研究
被引量：
4
1
作者
雷绍充
邵志标
《国外电子测量技术》
2004年第5期2-9,共8页
基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节...
基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节概括地总结了IDDQ测试的发展和目前的现状 ,对IDDQ测试广泛应用的原因作了阐述。第 2节论述的是测试机理 ,同时用一些重要的术语和数据来说明深亚微米等技术对IDDQ测试的影响。第 3节研究的是适于IDDQ测试的各种电流测量方法和结构。第 4节深入地研究了CMOS电路中的物理缺陷及其电流测试方法 ,并用大量的图文数据作以详细说明。第 5节讨论的是IDDQ测试的测试图形生成方法。第 6节对深亚微米技术对IDDQ测试的影响以及测试中要注意的问题作了说明。
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关键词
深亚微米技术
测试图形
故障覆盖率
集成电路测试
CMOS电路
SOC
测试机
数据
生成方法
电流测量
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职称材料
数字集成电路设计中的低功耗分析
被引量：
3
2
作者
李俊
《肇庆学院学报》
2009年第5期51-53,共3页
集成电路设计中的功耗问题已经成为与性能、面积同等重要的关键性问题,特别是对于便携设备和深亚微米技术下的集成电路设计更为重要.详细论述了低功耗的设计特点和功耗来源,特别说明了90 nm工艺下静态功耗的重要性.
关键词
低功耗
深亚微米技术
集成电路
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职称材料
8VSB芯片的层次式设计方法
被引量：
1
3
作者
朱昕荣
韩晓霞
+2 位作者
张明
何杞鑫
郑伟
《微电子学》
CAS
CSCD
北大核心
2003年第2期151-153,共3页
提出了深亚微米下系统级芯片层次式版图设计的方法,并用该方法设计了HDTV信道解码芯片8VSB的版图。实例设计结果表明,该方法在节约面积、加速时序收敛方面效果明显,大大缩短了芯片设计周期。
关键词
8VSB芯片
层次式设计方法
系统级芯片
层次式版图设计
信道解码器
深亚微米工艺
专用集成电路
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职称材料
90 nm CMOS工艺下串扰延迟及其测量电路的研究
4
作者
杨媛
高勇
余宁梅
《电子器件》
CAS
2007年第1期9-12,共4页
仿真分析了90nmCMOS工艺中串扰延迟的趋势,结果表明,90nmCMOS工艺下1mm的连线延迟远大于单位门的延迟,最坏情况下1mm连线延迟约为单位门延迟的6倍,而当线间耦合电容发生作用时,串扰延迟在连线延迟中起主要作用。提出了一种用于测量超深...
仿真分析了90nmCMOS工艺中串扰延迟的趋势,结果表明,90nmCMOS工艺下1mm的连线延迟远大于单位门的延迟,最坏情况下1mm连线延迟约为单位门延迟的6倍,而当线间耦合电容发生作用时,串扰延迟在连线延迟中起主要作用。提出了一种用于测量超深亚微米工艺串扰延迟的新型电路,电路主要由VCO和几个触发器组成,采用HSPICE对电路进行了仿真,结果表明所提出的电路最大测量误差为1.33%。
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关键词
超深亚微米(UDSM)
串扰延迟
CMOS工艺
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职称材料
底层相关的VLSI高层次设计策略
被引量：
2
5
作者
边计年
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2000年第11期827-829,共3页
在 VL SI系统设计、行为设计和逻辑设计过程中 ,未考虑到的与半导体制造工艺有关的因素 (如延迟、功耗问题等 )严重影响设计结果的性能 ,以至使物理设计结果的性能远离原来的设计目标 .针对这个问题 ,文中提出与底层有关的 VL SI高层次...
在 VL SI系统设计、行为设计和逻辑设计过程中 ,未考虑到的与半导体制造工艺有关的因素 (如延迟、功耗问题等 )严重影响设计结果的性能 ,以至使物理设计结果的性能远离原来的设计目标 .针对这个问题 ,文中提出与底层有关的 VL SI高层次设计策略 ,将影响性能的底层参数和信息引入高层次设计中 。
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关键词
VLSI
时处驱动
CAD
高层次设计
工艺映射
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职称材料
题名
I_(DDQ)测试全面系统化的研究
被引量：
4
1
作者
雷绍充
邵志标
机构
西安交通大学电子与信息工程学院
出处
《国外电子测量技术》
2004年第5期2-9,共8页
文摘
基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节概括地总结了IDDQ测试的发展和目前的现状 ,对IDDQ测试广泛应用的原因作了阐述。第 2节论述的是测试机理 ,同时用一些重要的术语和数据来说明深亚微米等技术对IDDQ测试的影响。第 3节研究的是适于IDDQ测试的各种电流测量方法和结构。第 4节深入地研究了CMOS电路中的物理缺陷及其电流测试方法 ,并用大量的图文数据作以详细说明。第 5节讨论的是IDDQ测试的测试图形生成方法。第 6节对深亚微米技术对IDDQ测试的影响以及测试中要注意的问题作了说明。
关键词
深亚微米技术
测试图形
故障覆盖率
集成电路测试
CMOS电路
SOC
测试机
数据
生成方法
电流测量
Keywords
Current
measurement,
current
sensor,
current
testing,
deep
sub
-
micron
technology
,
design-for-test,
fault
models,
IC
testing,
I_(DDQ)
testing,
physical
defects,
test
effectiveness,
test
pattern,
test
generation.
分类号
TN407 [电子电信—微电子学与固体电子学]
TN402
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职称材料
题名
数字集成电路设计中的低功耗分析
被引量：
3
2
作者
李俊
机构
贵州大学电子科学系
出处
《肇庆学院学报》
2009年第5期51-53,共3页
文摘
集成电路设计中的功耗问题已经成为与性能、面积同等重要的关键性问题,特别是对于便携设备和深亚微米技术下的集成电路设计更为重要.详细论述了低功耗的设计特点和功耗来源,特别说明了90 nm工艺下静态功耗的重要性.
关键词
低功耗
深亚微米技术
集成电路
Keywords
low-power
deep
sub
-
micron
technology
integrated
circuits
分类号
TN402 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
8VSB芯片的层次式设计方法
被引量：
1
3
作者
朱昕荣
韩晓霞
张明
何杞鑫
郑伟
机构
浙江大学信息科学与电子工程学系
出处
《微电子学》
CAS
CSCD
北大核心
2003年第2期151-153,共3页
基金
2001年高等学校骨干教师资助计划项目
文摘
提出了深亚微米下系统级芯片层次式版图设计的方法,并用该方法设计了HDTV信道解码芯片8VSB的版图。实例设计结果表明,该方法在节约面积、加速时序收敛方面效果明显,大大缩短了芯片设计周期。
关键词
8VSB芯片
层次式设计方法
系统级芯片
层次式版图设计
信道解码器
深亚微米工艺
专用集成电路
Keywords
Cable
channel
signal
decoder
Very-
deep
sub
-
micron
technology
Hierarchical
layout
design
SOC
ASIC
分类号
TN911.22 [电子电信—通信与信息系统]
下载PDF
职称材料
题名
90 nm CMOS工艺下串扰延迟及其测量电路的研究
4
作者
杨媛
高勇
余宁梅
机构
西安理工大学电子工程系
出处
《电子器件》
CAS
2007年第1期9-12,共4页
基金
西安-应用材料创新基金项目资助(AM200514)
文摘
仿真分析了90nmCMOS工艺中串扰延迟的趋势,结果表明,90nmCMOS工艺下1mm的连线延迟远大于单位门的延迟,最坏情况下1mm连线延迟约为单位门延迟的6倍,而当线间耦合电容发生作用时,串扰延迟在连线延迟中起主要作用。提出了一种用于测量超深亚微米工艺串扰延迟的新型电路,电路主要由VCO和几个触发器组成,采用HSPICE对电路进行了仿真,结果表明所提出的电路最大测量误差为1.33%。
关键词
超深亚微米(UDSM)
串扰延迟
CMOS工艺
Keywords
Ultra
deep
sub
-
micron
（UDSM）
Crosstalk
delay；CMOS
technology
分类号
TN405.97 [电子电信—微电子学与固体电子学]
TN432
下载PDF
职称材料
题名
底层相关的VLSI高层次设计策略
被引量：
2
5
作者
边计年
机构
清华大学计算机科学与技术系
出处
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2000年第11期827-829,共3页
基金
国家自然科学基金!(6 98730 2 6 )
国家"九七三"重点基础研究发展规划!(G19980 30 411)资助
文摘
在 VL SI系统设计、行为设计和逻辑设计过程中 ,未考虑到的与半导体制造工艺有关的因素 (如延迟、功耗问题等 )严重影响设计结果的性能 ,以至使物理设计结果的性能远离原来的设计目标 .针对这个问题 ,文中提出与底层有关的 VL SI高层次设计策略 ,将影响性能的底层参数和信息引入高层次设计中 。
关键词
VLSI
时处驱动
CAD
高层次设计
工艺映射
Keywords
VLSI,
logic
circuit,
design
automation,
design
methodology,
synthesis,
deep
sub
micron
technology
分类号
TN470.2 [电子电信—微电子学与固体电子学]
TP391.72 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
I_(DDQ)测试全面系统化的研究
雷绍充
邵志标
《国外电子测量技术》
2004
4
下载PDF
职称材料
2
数字集成电路设计中的低功耗分析
李俊
《肇庆学院学报》
2009
3
下载PDF
职称材料
3
8VSB芯片的层次式设计方法
朱昕荣
韩晓霞
张明
何杞鑫
郑伟
《微电子学》
CAS
CSCD
北大核心
2003
1
下载PDF
职称材料
4
90 nm CMOS工艺下串扰延迟及其测量电路的研究
杨媛
高勇
余宁梅
《电子器件》
CAS
2007
0
下载PDF
职称材料
5
底层相关的VLSI高层次设计策略
边计年
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2000
2
下载PDF
职称材料
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