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16位超前进位加法器的设计 被引量：8
1
作者 谢莹 陈琳 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第4期450-454,共5页
电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多
关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器
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多位快速加法器的设计 被引量：3
2
作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页
加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多
关键词 半加器 全加器 超前进位加法器 二叉树法
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基于流水线结构的8位超前进位加法器设计 被引量：5
3
作者 朱小佩 萧蕴诗 岳继光 《电子工程师》 2005年第9期1-3,7,共4页
在2位超前进位加法器的基础上,引入了流水线结构,设计了一种8位流水线加法器,极大地提高了加法器的运算速度,减少了加法指令的CPU占用时间,并对加法器的关键结构锁存器设计从逻辑功能和电路结构上进行了详细讨论,证明本设计的可行性。
关键词 超前进位加法器 流水线 锁存器 逻辑功能验证 电路仿真
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图像边缘检测高速数字滤波器设计与实现研究 被引量：1
4
作者 林伟 周剑扬 《现代电子技术》 2006年第6期26-29,共4页
简要介绍了图像边缘检测的基本概念,针对其硬件实现的基本模型进行探讨;分析其关键算术单元,采用了多种优化措施并引入了流水线的设计方法以满足高速应用的要求;提出了3种不同的FIR滤波器实现结构;最终完成FPGA和ASIC设计,对不同结构的... 简要介绍了图像边缘检测的基本概念,针对其硬件实现的基本模型进行探讨;分析其关键算术单元,采用了多种优化措施并引入了流水线的设计方法以满足高速应用的要求;提出了3种不同的FIR滤波器实现结构;最终完成FPGA和ASIC设计,对不同结构的实现数据进行比较并给出了结论,实现结果表明该设计可以满足高速系统应用场合。 展开更多
关键词 边缘检测 FIR滤波嚣 流水线设计 超前进位加法 FPGA
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进位保留加法器的命题投影时序逻辑组合验证 被引量：2
5
作者 张南 段振华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2012年第5期192-196,共5页
为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件... 为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性.进位保留加法器的验证实例说明了该方法的可行性。 展开更多
关键词 时序逻辑 组合验证 进位保留加法器 超前进位加法器
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4个加数的并行加法器及扩展接口的研究 被引量：2
6
作者 刘杰 易茂祥 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第11期1683-1686,共4页
算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采... 算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。 展开更多
关键词 算术逻辑运算单元 加法器 超前进位加法器
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性能改进的16位超前进位加法器 被引量：1
7
作者 李嘉 蒋林 《现代电子技术》 2007年第22期172-174,共3页
加法运算是最重要最基本的运算,所有的其他基本算术运算,减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同,有的要求速度更快,有的要求面积更小。基于速度更快的要求,对3种常用加法器从结构与性能... 加法运算是最重要最基本的运算,所有的其他基本算术运算,减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同,有的要求速度更快,有的要求面积更小。基于速度更快的要求,对3种常用加法器从结构与性能上进行比较,给出了综合面积与速度的比较。进而对超前进位加法器进行了进一步改进,加入了流水线结构设计,大大提高了其速度性能。 展开更多
关键词 串行进位加法器 超前进位加法器 流水线 逻辑综合
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超前进位加法器研究 被引量：1
8
作者 唐金艺 《现代计算机》 2008年第6期17-18,42,共3页
从硬件底层优化设计考虑,将串行加法转变为超前进位加法来提高底层的运算速度。通过设计超前进位加法将迭代关系去掉,使各变量运算彼此相对独立,避免进位传播,来降低门级层数,最终提高运算速度。
关键词 全加器 超前进位加法器 串行加法器 硬件
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基于FPGA的流水线单精度浮点数乘法器设计 被引量：2
9
作者 彭章国 张征宇 +2 位作者 王学渊 赖瀚轩 茆骥 《微型机与应用》 2017年第4期74-77,83,共5页
针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Lo... 针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。 展开更多
关键词 浮点乘法器 超前进位加法器 华莱士树 流水线结构 Vedic算法 BOOTH算法
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高速高精度CORDIC处理器的ASIC实现
10
作者 汪润来 唐广 《军民两用技术与产品》 2007年第7期38-40,共3页
针对数字信号处理领域复数运算的要求,实现了一种16位高速高精度复数运算的通用CORDIC处理器。电路采用半定制设计流程,在200M时钟频率下通过Nanosim后仿真表明,电路达到了高速高精度的设计要求。可广泛应用于雷达、信号处理、通信等涉... 针对数字信号处理领域复数运算的要求,实现了一种16位高速高精度复数运算的通用CORDIC处理器。电路采用半定制设计流程,在200M时钟频率下通过Nanosim后仿真表明,电路达到了高速高精度的设计要求。可广泛应用于雷达、信号处理、通信等涉及到复数运算的领域。 展开更多
关键词 CORDIC算法 超前进位加法器 Wallace树加法器 CSD编码
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基于逻辑结构的超前进位加法器的设计 被引量：1
11
作者 白首华 胡天彤 《山西电子技术》 2012年第4期3-4,6,共3页
通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的... 通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。 展开更多
关键词 串行进位链 超前进位加法器 时间延迟
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基于DSP处理器的加法器的设计 被引量：1
12
作者 应继宏 张盛兵 《微电子学与计算机》 CSCD 北大核心 2007年第12期180-182,共3页
从延迟、功耗、面积等方面对加法器的实现方式性能的比较,适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点,而采用超前进位加法器的两种设计方案,通过两种方案性能对比和结果分析,最终采用4位一组的分组结构,完成了DSP处理... 从延迟、功耗、面积等方面对加法器的实现方式性能的比较,适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点,而采用超前进位加法器的两种设计方案,通过两种方案性能对比和结果分析,最终采用4位一组的分组结构,完成了DSP处理器的40位加法器的设计。 展开更多
关键词 数字信号处理器 加法器 超前进位加法器
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6加数并行加法器及扩展接口的研究 被引量：1
13
作者 刘杰 易茂祥 《微电子学与计算机》 CSCD 北大核心 2009年第12期27-30,共4页
提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加... 提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快. 展开更多
关键词 算术逻辑运算单元 加法器 超前进位加法器
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高性能乘加单元设计
14
作者 闵敬国 胡越黎 《计算机测量与控制》 CSCD 2005年第7期713-714,736,共3页
对高性能乘加单元的设计原理与方法进行了研究,采用改进的Booth算法设计乘法器,提出了一种新的实现这种算法的内部电路逻辑结构。采用这种结构设计MAC单元,大大提高了MAC单元的速度和性能。
关键词 改进的booth算法 华莱士树 超前进位加法器
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基于Multisim的聋生计算机组成原理实验的仿真设计
15
作者 李凯 张书珍 韩梅 《智能计算机与应用》 2018年第1期131-133,137,共4页
结合聋人大学生《计算机组成原理》课程实验教学现状及Multisim仿真软件的特点,以移位寄存器实验和进位加法器实验为例,介绍了Multisim仿真在计算机组成原理实验中的应用。实践证明在聋人大学生计算机专业的硬件类课程的教学中,建立基于... 结合聋人大学生《计算机组成原理》课程实验教学现状及Multisim仿真软件的特点,以移位寄存器实验和进位加法器实验为例,介绍了Multisim仿真在计算机组成原理实验中的应用。实践证明在聋人大学生计算机专业的硬件类课程的教学中,建立基于Multisim的仿真系统,可以改善实践教学效果,能够使学生更好地理解该门课的内涵,提高聋生对硬件课程的学习兴趣。 展开更多
关键词 计算机组成原理 移位寄存器 进位加法器 仿真
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32位高速浮点乘法器优化设计 被引量：2
16
作者 周德金 孙锋 于宗光 《半导体技术》 CAS CSCD 北大核心 2007年第10期871-874,共4页
设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完... 设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器。采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积。对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns。 展开更多
关键词 浮点乘法器 BOOTH编码 4-2压缩器 超前进位加法器
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基于Montgomery的RSA高速低成本实现 被引量：1
17
作者 王辉 刘宏伟 张慧敏 《计算机工程》 CAS CSCD 北大核心 2009年第22期224-226,共3页
给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,... 给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。 展开更多
关键词 RSA算法 模乘 模幂 进位保留加法器 BOOTH编码 超前进位加法器
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基于32位浮点正余弦函数的CORDIC算法的优化 被引量：1
18
作者 单悦尔 王月玲 +3 位作者 石乔林 杨声英 鲍宜鹏 于宗光 《微电子学》 CAS CSCD 北大核心 2014年第6期833-836,841,共5页
通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真... 通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真和流片验证,加法器运算时间由1.8ns减少到0.42ns,整个系统运算吞吐量也相应提高了3倍。 展开更多
关键词 CORDIC算法 分层次超前进位加法 正余弦函数
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5加数并行加法器及其进位接口
19
作者 刘杰 易茂祥 《计算机工程》 CAS CSCD 北大核心 2010年第1期251-252,259,共3页
传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结... 传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。 展开更多
关键词 加法器 超前进位加法器 进位接口
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一种用于公钥系统中的高速乘法器/乘加器的实现
20
作者 张家宏 陈建华 张丽娜 《武汉大学学报（理学版）》 CAS CSCD 北大核心 2007年第3期283-286,共4页
给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结... 给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器(如RSA、ECC),在0.25μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元. 展开更多
关键词 Booth编码器 超前进位加法器 乘法器 18-2压缩单元
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