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数字集成电路故障测试策略和技术的研究进展 被引量：16
1
作者 于云华 石寅 《电路与系统学报》 CSCD 2004年第3期83-91,共9页
IC制造工艺的发展,持续增加着VLSI电路的集成密度,亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上,综述了常规通用测试方法和技术,并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思... IC制造工艺的发展,持续增加着VLSI电路的集成密度,亦日益加大了电路故障测试的复杂性和困难度。作者在承担相应研究课题的基础上,综述了常规通用测试方法和技术,并分析了其局限性。详细叙述了边界扫描测试(BST)标准、可测性设计(DFT)思想和内建自测试(BIST)策略。针对片上系统(SoC)和深亚微米(VDSM)技术给故障测试带来的新挑战,本文进行了初步的论述和探讨。 展开更多
关键词 测试图形 可测性设计 内建自测试 层次化测试
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混合定变长码的测试数据压缩方案 被引量：18
2
作者 詹文法 梁华国 +1 位作者 时峰 黄正峰 《计算机学报》 EI CSCD 北大核心 2008年第10期1826-1834,共9页
文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小;尾部可变使编码灵活.同时采用了将尾部最高位隐... 文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小;尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等. 展开更多
关键词 测试数据压缩 编码 内建自测试 定长码 变长码
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片上网络FIFOs的内建自测试方法研究 被引量：22
3
作者 赵建武 师奕兵 王志刚 《仪器仪表学报》 EI CAS CSCD 北大核心 2009年第8期1768-1772,共5页
片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算... 片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。 展开更多
关键词 微系统芯片 片上网络 FIFOs 内建自测试 可测性设计
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嵌入式存储器的内建自测试和内建自修复 被引量：12
4
作者 江建慧 朱为国 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第8期1050-1056,共7页
指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨... 指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨论了在内建自测试电路中增加内建冗余分析、内建故障诊断和内建自修复等功能的可行性 . 展开更多
关键词 嵌入式存储器 故障模型 内建自测试 内建自修复
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SOC设计方法学和可测试性设计研究进展 被引量：6
5
作者 陆盘峰 魏少军 《微电子学》 CAS CSCD 北大核心 2004年第3期235-240,共6页
　随着微电子工艺技术和设计方法的发展,系统级芯片(SOC)设计成为解决日益增长的设计复杂度的主要方法。文章概述了SOC设计方法学和SOC可测试性设计的发展现状,阐述了目前SOC测试存在的和需要解决的问题,描述了目前开发的各种SOC测试结... 　随着微电子工艺技术和设计方法的发展,系统级芯片(SOC)设计成为解决日益增长的设计复杂度的主要方法。文章概述了SOC设计方法学和SOC可测试性设计的发展现状,阐述了目前SOC测试存在的和需要解决的问题,描述了目前开发的各种SOC测试结构和测试策略。最后,提出了今后进一步研究的方向。 展开更多
关键词 系统芯片 设计复用 可测试性设计 测试访问机制 内建自测试
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一种低功耗BIST测试产生器方案 被引量：11
6
作者 何蓉晖 李晓维 宫云战 《微电子学与计算机》 CSCD 北大核心 2003年第2期36-39,共4页
低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑,对LFSR的输出和时钟进行调整,从而得到了准单... 低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低。给出了以ISCAS’85/89部分基准电路为对象的实验结果,电路的平均测试功耗降幅在54.4%～98.0%之间,证明了该方案的有效性。 展开更多
关键词 BIST 低功耗设计 内建自测试 测试产生器 线性反馈移位寄存器 集成电路
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嵌入式系统的在线自测试技术 被引量：3
7
作者 刘建都 《微电子技术》 2000年第6期46-50,共5页
嵌入式系统必须满足用户对其越来越高的安全性和可靠性的要求，作者首先审视了用于测试数字系统故障的各种在线可测试技术，然后重点讨论了一种将被广泛应用于嵌入式系统的在线测试技术──内建自测试技术。
关键词 嵌入式系统 在线自测试 内建自测试 计算机
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一种实现数模混合电路中ADC测试的BIST结构 被引量：6
8
作者 李杰 杨军 +1 位作者 李锐 吴光林 《微电子学》 CAS CSCD 北大核心 2004年第4期466-468,472,共4页
　针对模/数转换器(ADC)数模混合电路的测试问题,提出了一种内建自测试(BIST)的测试结构,分析并给出了如何利用该结构计算ADC的静态参数和信噪比参数。利用该方法,既可以利用柱状图快速测试ADC的静态参数,又可利用FFT技术实现对ADC频域... 　针对模/数转换器(ADC)数模混合电路的测试问题,提出了一种内建自测试(BIST)的测试结构,分析并给出了如何利用该结构计算ADC的静态参数和信噪比参数。利用该方法,既可以利用柱状图快速测试ADC的静态参数,又可利用FFT技术实现对ADC频域参数的分析,使得测试电路简单、紧凑和有效。 展开更多
关键词 ADC BIST 模/数转换器 数模混合电路 内建自测试 柱状图
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一种相对游程长度编码方案 被引量：6
9
作者 韩建华 詹文法 查怀志 《计算机科学》 CSCD 北大核心 2012年第5期295-299,共5页
提出一种相对游程长度编码方案,以在不增加待编码数据中游程数量的情况下,达到减少待编码游程长度的目的,即通过缩短代码字长度来提高压缩效果。对ISCAS89部分基准电路的实验结果显示,提出的方案在压缩效率和解压结构方面都明显优于Gol... 提出一种相对游程长度编码方案,以在不增加待编码数据中游程数量的情况下,达到减少待编码游程长度的目的,即通过缩短代码字长度来提高压缩效果。对ISCAS89部分基准电路的实验结果显示,提出的方案在压缩效率和解压结构方面都明显优于Golomb码、FDR码、EFDR等同类方案。 展开更多
关键词 测试数据压缩 编码 内建自测试 外建自测试 代码字
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生成确定性测试图形的内建自测试方法 被引量：5
10
作者 雷绍充 邵志标 梁峰 《西安交通大学学报》 EI CAS CSCD 北大核心 2005年第8期880-884,共5页
为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综... 为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少. 展开更多
关键词 低功耗 确定性测试图形 内建自测试 状态机
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一种实现数模混合电路中的DAC测试的BIST结构 被引量：4
11
作者 唐玉兰 陶伟 于宗光 《电子器件》 EI CAS 2006年第1期231-234,共4页
由于超大规模集成电路技术的快速进步,测试数模混合电路变得越来越困难。针对DAC的测试问题,采用了一种内建自测试(BIST)的测试结构,用模拟加法器把电压测量转换成时间测量的方法,分析并给出了如何利用该结构计算DAC的静态参数。利用该... 由于超大规模集成电路技术的快速进步,测试数模混合电路变得越来越困难。针对DAC的测试问题,采用了一种内建自测试(BIST)的测试结构,用模拟加法器把电压测量转换成时间测量的方法,分析并给出了如何利用该结构计算DAC的静态参数。利用该方法,既可以快速得到DAC的静态参数,又提高了测试精度,使得测试电路简单、紧凑和有效。 展开更多
关键词 模/数转换器 内建自测试 数模混合电路
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SRAM的一种可测性设计 被引量：3
12
作者 朱小莉 陈迪平 王镇道 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2003年第6期22-25,共4页
用ETCO算法对SRAM进行了内建自测试设计.首先说明了设计的原理,进而对电路中所用的各个单元电路进行了设计,主要包括地址计数器、数据计数器和BIST控制器等.设计出的电路可针对具体的故障模型设置相应的测试长度,从而获得预期的故障覆盖... 用ETCO算法对SRAM进行了内建自测试设计.首先说明了设计的原理,进而对电路中所用的各个单元电路进行了设计,主要包括地址计数器、数据计数器和BIST控制器等.设计出的电路可针对具体的故障模型设置相应的测试长度,从而获得预期的故障覆盖率.测试时不需存储正确响应,并可通过一个响应标志位表示检测的结果.可测性部分对电路硬件的开销较小,所设计的电路在工作站上已成功通过仿真,此电路可广泛应用于嵌入式SRAM,以降低电路的测试难度. 展开更多
关键词 内建自测试 线性反馈移位寄存器 故障覆盖率 本原多项式
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嵌入广义折叠技术的集成电路测试数据压缩方案 被引量：5
13
作者 詹文法 吴琼 +1 位作者 程一飞 吴海峰 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2017年第8期1542-1548,共7页
针对芯片测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间的问题,提出一种广义折叠技术的集成电路测试数据压缩方案.首先构建有向图,将完全测试集映射到有向图中;其次查找有向图中最长路径,将完全... 针对芯片测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间的问题,提出一种广义折叠技术的集成电路测试数据压缩方案.首先构建有向图,将完全测试集映射到有向图中;其次查找有向图中最长路径,将完全测试集分割成若干个广义折叠集;最后存储广义折叠集的种子和广义折叠距离.另外,提出了广义折叠集的解压结构.理论上可以将整个测试集的存储转化成若干个广义折叠种子和广义折叠距离的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验的结果表明,在同样实验环境下,该方案在压缩效果方面优于Golomb码、FDR码、EFDR码和折叠集等成熟的压缩方法. 展开更多
关键词 内建自测试 折叠集 测试数据压缩 外建自测试 编码
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一种基于分压电路的绑定后TSV测试方法
14
作者 刘军 项晨 +1 位作者 陈田 吴玺 《微电子学与计算机》 2024年第4期132-140,共9页
对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分... 对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分压电路的TSV绑定后测试方法。该方法设计了一种分压电路,进行泄漏故障测试时可以形成一条无分支的电流路径,有效提高了对泄漏故障的测试能力。此外,该方法测试开路故障和泄漏故障时的电流路径不会相互干扰,可以同时测试相邻TSV的开路故障和泄漏故障。实验结果表明,该方法可以测试10 kΩ以下的弱泄漏故障,并且在工艺偏差下依然能够保持较高的测试能力。相比同类测试方法,该方法所需面积开销更小,所需总测试时间更少。 展开更多
关键词 三维集成电路 硅通孔 绑定后测试 内建自测试
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针对嵌入式Cache的内建自测试算法 被引量：4
15
作者 赵学梅 叶以正 +1 位作者 陈春旭 时锐 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2005年第1期110-118,共9页
通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器 (SRAM )和内容可寻址存储器 (CAM )的功能故障模型 ,提出了有效地针对嵌入式应用的DS MarchCE和DC MarchCE测试算法 ,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间... 通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器 (SRAM )和内容可寻址存储器 (CAM )的功能故障模型 ,提出了有效地针对嵌入式应用的DS MarchCE和DC MarchCE测试算法 ,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题 利用MarchCE算法并结合Cache系统的电路结构特点 ,设计并实现了一套集中管理的内建自测试测试方案 此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器 ,并且能够测试地址变换表 (TLB)的特殊结构 ,测试部分面积不到整个Cache系统的 2 % 展开更多
关键词 双端口字定向静态存储器 双端口定向可寻址存储器 功能故模型 内建自测试
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基于新型BIST的LUT测试方法研究
16
作者 林晓会 解维坤 宋国栋 《现代电子技术》 北大核心 2024年第4期23-27,共5页
针对FPGA内部的LUT资源覆盖测试,提出一种新型BIST的测试方法。通过改进的LFSR实现了全地址的伪随机向量输入,利用构造的黄金模块电路与被测模块进行输出比较,实现对被测模块功能的快速测试,并在Vivado 2018.3中完成了仿真测试。通过AT... 针对FPGA内部的LUT资源覆盖测试,提出一种新型BIST的测试方法。通过改进的LFSR实现了全地址的伪随机向量输入,利用构造的黄金模块电路与被测模块进行输出比较,实现对被测模块功能的快速测试,并在Vivado 2018.3中完成了仿真测试。通过ATE测试平台,加载设计的BIST测试向量,验证结果与仿真完全一致,仅2次配置即可实现LUT的100%覆盖率测试。此外,还构建了LUT故障注入模拟电路,人为控制被测模块的输入故障,通过新型BIST的测试方法有效诊断出被测模块功能异常,实现了准确识别。以上结果表明,该方法不仅降低了测试配置次数,而且能够准确识别LUT功能故障,适用于大规模量产测试。 展开更多
关键词 查找表 内建自测试 FPGA 故障注入 线性反馈移位寄存器 自动测试设备
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批产航天器自测试系统设计
17
作者 杨同智 党建成 +2 位作者 刘廷玉 安天琪 王继业 《宇航计测技术》 CSCD 2023年第2期76-82,共7页
集成快检、存储快检与射前快检成为批产航天器亟待解决的问题。传统航天器综合测试模式存在测试效率低、测试改装部署繁琐、测试成本高、测试周期长和难以深入产品内部探查的问题,不能很好地适应批产研制与测发需求。针对该问题,从航天... 集成快检、存储快检与射前快检成为批产航天器亟待解决的问题。传统航天器综合测试模式存在测试效率低、测试改装部署繁琐、测试成本高、测试周期长和难以深入产品内部探查的问题,不能很好地适应批产研制与测发需求。针对该问题,从航天器可测试性与自测试设计出发,研究航天器自测试功能单元的设计方法、自测试通信交互模式、基于结构模型与行为模型的自测试诊断模型设计方法,设计了分层的自测试系统架构,通过总线快速调度自测试流程,提升快速检修能力,满足批产航天器快检需求。 展开更多
关键词 车载诊断系统 内建自测试 自测试通信接口 自测试功能单元
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基于BIST方法的新型FPGA芯片CLB功能测试方法 被引量：5
18
作者 石超 王健 来金梅 《复旦学报（自然科学版）》 CAS CSCD 北大核心 2017年第4期488-494,共7页
新型FPGA普遍使用了6输入查找表以实现可编程逻辑,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O数量有限,针对这些芯片的CLB功能测试,可选择ILA级联测试法并利用位流回读进行故障定位,但由于CLB存在路径互斥,覆盖所有故障所... 新型FPGA普遍使用了6输入查找表以实现可编程逻辑,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O数量有限,针对这些芯片的CLB功能测试,可选择ILA级联测试法并利用位流回读进行故障定位,但由于CLB存在路径互斥,覆盖所有故障所需配置较多,而位流回读较为缓慢,限制了定位速度.BIST测试法通过直接检测CLB的输出来发现故障,所需配置数量少于ILA级联法,但需要将测试激励传递到所有BUT导致端口负载大,布线存在困难.本文提出了一种将ORA中闲置资源配置为锁存器链,以便传递测试激励的方法.该方法降低了端口负载.同时利用剩余的逻辑资源建立扫描链,大幅加快了故障定位速度.在Xilinx 7系列FPGA上的实验结果表明,与其他文献所用测试方案比较,测试所需配置次数由30次降低到26次,故障定位所需时间在2.4MHz时钟驱动下可达61.35ns. 展开更多
关键词 现场可编程门阵列 可编程逻辑块 功能测试 内建自测试
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基于地址分割的嵌入式存储器内建自修复方法 被引量：3
19
作者 俞洋 李嘉铭 乔立岩 《电子学报》 EI CAS CSCD 北大核心 2010年第B02期169-173,共5页
内建自修复技术是一种有效修复嵌入式存储器中失效单元的方法.在传统的内建自修复过程中，需要对故障地址进行多次的读写操作，功耗比较大.本文提出了一种基于地址分割的嵌入式存储器内建自修复方法.该方法将故障地址分割成两部分，对B... 内建自修复技术是一种有效修复嵌入式存储器中失效单元的方法.在传统的内建自修复过程中，需要对故障地址进行多次的读写操作，功耗比较大.本文提出了一种基于地址分割的嵌入式存储器内建自修复方法.该方法将故障地址分割成两部分，对BIRA内部存储器的访问分两个步骤进行，有效简化了地址比较过程，降低了功耗.仿真试验表明，本文方法能够在实现存储器故障自修复同时显著降低修复与工作过程中产生的功耗. 展开更多
关键词 内建自修复 内建自测试 内建冗余分析
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基于加法生成器的低功耗测试 被引量：3
20
作者 肖继学 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第5期792-797,共6页
本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量... 本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量显著地降低了被测电路的开关活动率;基于FPGA的实验结果表明,对于8位行波进位加法器,该方法将电路的平均动态功耗降低了15．282%,对于16位超前进位加法器,则降低了12．21%。该测试方法能侦测到被测电路基本组成单元的任意组合失效;由于原电路中加法器的复用,该测试方法可将测试硬件开销降至最小,但不会降低测试性能。 展开更多
关键词 加法器 生成器 内建自测试 编码 格雷码 功耗
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