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题名深亚微米下芯片后端物理设计方法学研究
被引量：5
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作者
曾宏
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机构
芯原微电子(上海)有限公司
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出处
《中国集成电路》
2010年第2期30-35,49,共7页
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文摘
随着摩尔定律的发展,90/65nm工艺下的大规模芯片越来越多,后端物理设计变得更加复杂,遇到了很多新问题,如高集成度、层次化设计、泄漏功耗、多角落-多模式、串扰噪声等,签收的标准也发生了变化。因此必须改进物理设计方法学,适应新的情况,来取得流片成功。
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关键词
90/65nm
后端设计
集成度
层次化设计
串扰噪声
多模式-多角落
泄漏功耗
动态电压降
签收
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Keywords
90/65nm
backend design
cell density
hierarchical design flow
crosstalk
multi-corner multi-mode
leakage power
dynamic IR-Drop
signoff
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分类号
TN402
[电子电信—微电子学与固体电子学]
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题名双频双系统导航芯片的时钟树分析和设计
被引量：5
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作者
童琼
张晓林
苏琳琳
张帅
杜龙军
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机构
北京航空航天大学电子信息工程学院
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出处
《微电子学》
CAS
CSCD
北大核心
2011年第2期246-250,共5页
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文摘
在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分。以SMIC 0.13μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延迟模型,基于Synopsys的Astro工具,对芯片进行自动时钟树分析和指定时钟树结构分析,设计和优化了时钟树结构。结果表明,利用此方法得到的时钟树结构能取得更优的结果。
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关键词
时钟树综合
时钟偏斜
时钟延时
后端设计
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Keywords
Clock tree synthesis
Clock skew
Clock latency
backend design
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分类号
TN402
[电子电信—微电子学与固体电子学]
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题名基于层次法实现EOS芯片的后端设计
被引量：2
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作者
罗志华
权进国
杨华中
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机构
清华大学深圳研究生院
清华大学电子工程系
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出处
《微计算机信息》
北大核心
2008年第14期5-7,共3页
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文摘
本文分析了深亚微米后端设计流程,提出基于层次法实现芯片后端设计的方法,并且在0.18um CMOS工艺下实现6百万门的EOS芯片。在超大规模的芯片后端设计中,层次法设计方法优于展平法的设计方法。
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关键词
后端设计
IC设计
层次法
EOS
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Keywords
backend design
EOS
Hierarchical method
IC design
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分类号
TP331.1
[自动化与计算机技术—计算机系统结构]
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题名RTL代码和R2G流程之间的内在联系
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作者
牛英山
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机构
中国电子科技集团公司第四十七研究所
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出处
《微处理机》
2015年第2期12-14,共3页
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文摘
RTL代码是用硬件描述语言进行集成电路设计的一种形式。R2G流程由前端设计、后端设计和验证三部分组成,其作用是将RTL代码转换为版图,并对设计结果分析和确认。首先简要介绍了R2G流程概述,并绘出RTL代码、R2G流程、SDC及Floorplan之间的关系图;再从RTL代码与设计约束之间的关系、RTL代码与前端设计的关系、RTL代码与后端设计的关系三个方面概述了RTL代码与R2G流程的内在联系;最后给出只有将RTL代码与R2G流程紧密结合才能得到良好的设计结果。
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关键词
RTL代码
R2G流程
前端设计
后端设计
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Keywords
RTL Code
R2G Flow
Frontend design
backend design
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分类号
TN4
[电子电信—微电子学与固体电子学]
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题名数字音频广播基带解码芯片后端设计中的时序收敛方案
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作者
王国裕
李良威
陆明莹
张红升
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机构
重庆邮电大学重庆市微电子工程重点实验室
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出处
《电子质量》
2012年第2期5-7,10,共4页
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文摘
在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。
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关键词
后端设计
基带芯片
时序收敛
时序违例
数字音频广播
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Keywords
backend design
baseband IC
Timing closure
Timing violation
Digital Audio Broadcast
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分类号
TN47
[电子电信—微电子学与固体电子学]
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题名“数字芯片后端设计”课程思政教学探索
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作者
田晓华
余柏林
陈艳
王颖
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机构
深圳信息职业技术学院微电子学院
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出处
《教育教学论坛》
2024年第6期157-160,共4页
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基金
2021年度广东省高职教育教学改革研究与实践项目“一芯一专业全流程项目贯穿式集成电路人才培养模式研究”(GDJG2021385)
2021年度深圳信息职业技术学院校级教研项目(2021dbpjgyb13)。
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文摘
中华优秀传统文化孕育了伟大的民族精神,包括责任担当的奉献精神、忘我投入的牺牲精神、自强不息的奋斗精神、团结一致的协作精神。民族精神在集成电路科技人才众志成城、不畏艰险、攻坚克难,打破西方国家围堵,实现我国高端芯片独立自主研发的艰苦努力中得到了充分彰显。将民族精神融入高职课程“数字芯片后端设计”的课程思政教学,进行了一定探索,通过引导学生树立远大理想,建立发展目标,塑造学生不畏困难、勇挑重担、团结协作的精神品格,提升了芯片“卡脖子”领域人才培养成效。
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关键词
中华优秀传统文化
民族精神
课程思政
芯片后端设计
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Keywords
Chinese excellent traditional culture
national spirit
curriculum ideology and politics
IC backend design
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分类号
G711
[文化科学—职业技术教育学]
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题名基于Innovus的局部高密度布局规避方法
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作者
李应利
王淑芬
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机构
中国电子科技集团公司第五十八研究所
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出处
《电子与封装》
2024年第1期40-44,共5页
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文摘
标准单元布局是数字集成电路后端设计的重要环节之一,标准单元密度过高影响着工具的布线和时序的优化。采用UMC 28 nm工艺,基于Innovus的两种方法,解决由于局部高密度标准单元导致保持时间违例无法通过工具自动化修复的问题,在实现时序优化的同时降低了动态IR Drop。结果表明,在PreCTS阶段设置setPlaceMode-place_global_max_density value对于后续时序优化效果更好,且动态IR Drop降低8.85%。
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关键词
数字后端设计
Innovus
局部高密度标准单元
时序优化
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Keywords
digital backend design
Innovus
local high-density standard cells
timing optimization
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分类号
TN402
[电子电信—微电子学与固体电子学]
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题名基于后端流程的层次化物理设计方法的研究
被引量：3
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作者
王洁茹
宋庆文
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机构
西安电子科技大学
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出处
《电子测试》
2022年第8期9-11,共3页
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文摘
本文通过使用物理设计工具Innovus对一款ARM的mpcore芯片分别进行展平式物理设计和层次化物理设计,对层次化物理设计方法进行了研究和分析。并使用了基于模拟模型(flex model)的层次化物理设计对流程进行优化。完成了芯片的物理设计的各个阶段并实现最终的时序收敛。通过对两种物理设计方法的设计总耗时的比较,说明了层次化物理设计在缩短设计周期上有明显优势。
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关键词
集成电路
数字后端设计
层次化物理设计
展平式物理设计
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Keywords
integrated circuit
digital backend design
hierarchical physical design
flatten physical design
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分类号
TN402
[电子电信—微电子学与固体电子学]
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