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(2,1,7)维特比译码器的并行算法实现
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作者 强秀丽 刘党辉 秦桂枝 《装备指挥技术学院学报》 2000年第6期82-86,共5页
在卫星通信中，高、中速卷积码的应用极为广泛，译码器的硬件实现一直受速度的制约，随着微电子技术的发展，可编程器件的广泛使用，对于中高速(2，1，7)卷积编码的Viterbi(维特比)译码器，完全由硬件实现已成为可能。在并行算法设计中... 在卫星通信中，高、中速卷积码的应用极为广泛，译码器的硬件实现一直受速度的制约，随着微电子技术的发展，可编程器件的广泛使用，对于中高速(2，1，7)卷积编码的Viterbi(维特比)译码器，完全由硬件实现已成为可能。在并行算法设计中，ACS运算器的硬件规模占了整个译码器硬件的一半以上，如果在FPGA(可编程门阵列)中使用多路复用技术来实现(2，1，7)Viterbi译码，可以减少约2／3的器件规模。 展开更多
关键词 维特比译码器 卷积编码 硬件实现 viterbi译码 卷积码 卫星通信 多路复用技术 并行算法 运算器 可编程器件
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