用Verilog HDL进行FPGA设计的一些基本方法 被引量：23

1

作者 袁本荣 刘万春 +1 位作者 贾云得 朱玉文 《微计算机信息》 2004年第6期93-94,14,共3页

随着FPGA技术和自动设计工具的进步,数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计。VerilogHDL作为一种流行的硬件描述语言,在数字系统设计特别是FPGA设计中有着广泛的应用。本文... 随着FPGA技术和自动设计工具的进步,数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计。VerilogHDL作为一种流行的硬件描述语言,在数字系统设计特别是FPGA设计中有着广泛的应用。本文主要介绍了用VerilogHDL进行FPGA设计和优化的一些实用方法,最后还介绍了IP核复用技术在FPGA设计中的应用。 展开更多

关键词 FPGA设计 verilog HDL 硬件描述语言 IP核复用 设计优化

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基于CPLD的面阵CCD驱动时序发生器设计 被引量：10

2

作者 顾一 叶炜 许煜 《光学仪器》 2008年第6期54-59,共6页

CCD技术在图像传感和非接触测量领域发展前景广阔。CCD驱动时序的产生是其应用的关键。在分析Sony公司的ICX205AL型面阵CCD器件驱动时序关系的基础上,设计了其驱动时序发生器。选用复杂可编程逻辑器件(CPLD)作为硬件设计平台,使用Verilo... CCD技术在图像传感和非接触测量领域发展前景广阔。CCD驱动时序的产生是其应用的关键。在分析Sony公司的ICX205AL型面阵CCD器件驱动时序关系的基础上,设计了其驱动时序发生器。选用复杂可编程逻辑器件(CPLD)作为硬件设计平台,使用Verilog硬件描述语言对该驱动时序发生器进行了硬件描述。所设计的驱动时序发生器采用ispLEVER软件进行了功能仿真,并针对Lattice公司的可编程逻辑器件LC4256V-75T100I进行了硬件适配。实际测试表明,所设计的驱动时序发生器能够满足面阵CCD的驱动要求,实现了设计目的。 展开更多

关键词 面阵CCD 驱动时序发生器 复杂可编程逻辑器件(CPLD) verilog硬件描述语言

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基于Verilog HDL的信号发生器的设计 被引量：8

3

作者 陈亚军 陈隆道 《电子器件》 CAS 2011年第5期525-528,共4页

旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器。在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验... 旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器。在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验测试结果达到了预想效果。采用Verilog HDL语言编程来完成整个设计,不但提高了设计效率,而且使系统具有设计灵活、实现简单、性能稳定的特点。 展开更多

关键词 嵌入式系统 信号发生器 verilogHDL QuartusⅡ

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Verilog RTL模型 被引量：5

4

作者 沈理 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1194-1198,共5页

VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级... VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 . 展开更多

关键词 verilogRTL模型 verilog硬件描述语言 寄存器传输级模型 逻辑模拟 高层次测试 集成电路芯片 芯片测试

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设计可综合状态机几种状态编码方式的比较 被引量：1

5

作者 潘存斌 詹宜巨 李赛斯 《广东自动化与信息工程》 2003年第4期13-15,共3页

本文介绍了采用verilog硬件描述语言设计有限状态机时几种常用的状态编码方式,并结合有限状态机的设计例子来比较各编码方式。

关键词 数字电路 时序电路 综合状态机 设计 状态编码 verilog语言 硬件描述语言 有限状态机

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基于FPGA的LED屏控制器设计 被引量：4

6

作者 夏建雄 陈海燕 《液晶与显示》 CAS CSCD 北大核心 2015年第5期838-843,共6页

通过对大型户外全彩LED显示屏的研究,基于FPGA设计了一种LED显示屏的控制系统。该系统主要工作基于Altera公司提供的DE1开发板上进行设计,在Quartus II的软件开发环境下,采用层次化设计,用Verilog HDL语言建立分频时钟模块、数据采集和... 通过对大型户外全彩LED显示屏的研究,基于FPGA设计了一种LED显示屏的控制系统。该系统主要工作基于Altera公司提供的DE1开发板上进行设计,在Quartus II的软件开发环境下,采用层次化设计,用Verilog HDL语言建立分频时钟模块、数据采集和重组模块、扫描驱动模块,最后连接成一个整体的系统模块,进行仿真和调试,完成FPGA控制系统的设计。通过SPI通信协议发送数据,完成了64×64的LED屏的图形显示,从而验证了LED大屏幕的设计方法。本方案实现的显示控制系统方法,满足目前LED大屏幕区域显示和高速处理图像数据的要求,具有稳定性高、设计灵活等特点。 展开更多

关键词 现场可编程门阵列 发光二极管 verilog硬件描述语言 扫描驱动

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基于FPGA的通用异步收发器设计 被引量：3

7

作者 林爱英 胡惠敏 贾树恒 《现代电子技术》 2011年第15期121-123,共3页

采用Verilog HDL语言作为硬件功能的描述,运用模块化设计方法分别设计了通用异步收发器(UART)的发送模块、接收模块和波特率发生器,并结合现场可编程门阵列(FPGA)的特点,实现了一个可移植的UART模块。该设计不仅实现了串行异步通信的主... 采用Verilog HDL语言作为硬件功能的描述,运用模块化设计方法分别设计了通用异步收发器(UART)的发送模块、接收模块和波特率发生器,并结合现场可编程门阵列(FPGA)的特点,实现了一个可移植的UART模块。该设计不仅实现了串行异步通信的主要功能,而且电路简单,工作稳定、可靠,可以将其灵活地嵌入到各个通信系统中。 展开更多

关键词 通用异步收发器 现场可编程门阵列 verilog HDL 串行通信

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模拟红外焦平面探测器读出时序的系统设计 被引量：3

8

作者 秦金明 陈宝国 王明昌 《红外》 CAS 2007年第12期1-5,共5页

高精度红外焦平面探测器的昂贵价格在一定程度上限制了红外导引系统的开发与应用,然而低成本的焦平面探测器读出时序的模拟系统为红外导引系统的开发带来了新的契机.文中提出了一种适合于工程应用的焦平面探测器读出时序的模拟系统的结... 高精度红外焦平面探测器的昂贵价格在一定程度上限制了红外导引系统的开发与应用,然而低成本的焦平面探测器读出时序的模拟系统为红外导引系统的开发带来了新的契机.文中提出了一种适合于工程应用的焦平面探测器读出时序的模拟系统的结构与方案,并给出了仿真分析和实验数据.应用表明,该系统提高了红外导引系统的开发速度和可靠性,降低了研制成本. 展开更多

关键词 红外焦平面探测器 读出时序 FPGA verilog HDL

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雷达数字编码波形发生器CPLD实现与优化 被引量：2

9

作者 刘笃仁 秦金明 《现代雷达》 CSCD 北大核心 2005年第12期53-56,共4页

介绍了一种基于CPLD的可程控雷达数字编码波形发生器的优化设计与实现,叙述了用Verilog HDL进行设计的思想,阐述了Verilog HDL在在系统可编程(ISP)开发平台———ispLEVER上的应用与设计流程,给出了用Lattice半导体公司CPLD之LC51024VG-... 介绍了一种基于CPLD的可程控雷达数字编码波形发生器的优化设计与实现,叙述了用Verilog HDL进行设计的思想,阐述了Verilog HDL在在系统可编程(ISP)开发平台———ispLEVER上的应用与设计流程,给出了用Lattice半导体公司CPLD之LC51024VG-5F484C实现的方法。整个系统设计简洁明了,高效快捷,编码波形发生器实现了三个任意可变:波形的码元宽度任意可变;重复周期任意可变;码元个数任意可变。最大码元b it数可根据实际需要随时升级改动,而这种改动只需要轻松改动设计源文件顶层模块中所调用的移位寄存器和锁存器的个数。经仿真、综合、优化、适配,可重新下载到所选用的CPLD中,不需要改动其他外围电路,十分灵活、方便。 展开更多

关键词 雷达数字编码波形 复杂可编程逻辑器件 在系统可编程 verilog HDL

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基于MIPS处理器的外围接口应用实验设计 被引量：1

10

作者 傅翠娇 曹庆华 《实验技术与管理》 CAS 北大核心 2013年第10期108-113,共6页

该实验设计集中了计算机组成原理、接口技术等在内的多种硬件知识,对学生理解和掌握计算机硬件基础知识并建立计算机整机概念非常有帮助。介绍了MIPS处理器、可编程并行接口芯片8255和定时器/计数器接口芯片8253的工作原理,介绍了实验... 该实验设计集中了计算机组成原理、接口技术等在内的多种硬件知识,对学生理解和掌握计算机硬件基础知识并建立计算机整机概念非常有帮助。介绍了MIPS处理器、可编程并行接口芯片8255和定时器/计数器接口芯片8253的工作原理,介绍了实验设计的基本思路,介绍了使用Verilog硬件描述语言设计该实验的详细过程,同时给出了该实验在QuartusⅡ7.2软件环境下的仿真波形,并在Altera公司的FPGA芯片EP2C35F672C6和DE2教学开发板上进行了下载验证。实践证明:该设计能够稳定、可靠的工作。 展开更多

关键词 实验设计 MIPS处理器 可编程并行接口8255A 定时器 计数器8253 verilog硬件描述语言

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在专业课教学中培养高职学生职业素养 被引量：1

11

作者 田晓华 《深圳信息职业技术学院学报》 2016年第2期77-82,共6页

专业课程教学有两大重要任务,一是传授专业知识和技能;二是培养学生的职业素养。在当前高职院校专业课教学中,教师较重视专业知识技能的传授方法和效果,但对学生的职业素养培养关注不够。作者以《硬件描述语言Verilog》课程教学为个例,... 专业课程教学有两大重要任务,一是传授专业知识和技能;二是培养学生的职业素养。在当前高职院校专业课教学中,教师较重视专业知识技能的传授方法和效果,但对学生的职业素养培养关注不够。作者以《硬件描述语言Verilog》课程教学为个例,在传授专业知识的同时,探索学生职业素养的培养,取得了一定效果。 展开更多

关键词 职业素养 verilog硬件描述语言 专业课

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用Verilog语言设计医用全自动真空灭菌器的程控器

12

作者 刘国先 张刚平 《中国医学装备》 2012年第10期11-14,共4页

目的:为了实现用一种较为简便的方法来设计医用全自动真空灭菌器的程控器,运用目前应用较为广泛的Verilog硬件描述语言实现这种程控器的设计。方法:通过编写较为简便的电路描述语言,在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过编译... 目的:为了实现用一种较为简便的方法来设计医用全自动真空灭菌器的程控器,运用目前应用较为广泛的Verilog硬件描述语言实现这种程控器的设计。方法:通过编写较为简便的电路描述语言,在Altera公司的EDA软件平台MAX+PLUSⅡ环境下通过编译流程。结果:通过程序运行仿真,能实现全自动真空灭菌器完整的自动控制过程,此程控器完全达到了设计要求。结论:运用Verilog HDL等硬件描述语言进行大规模数字系统的设计,是当前EDA技术发展的趋势,同时是具有广阔前景的集成电路开发工具。 展开更多

关键词 医用真空灭菌器 程控器 verilog硬件描述语言 运行仿真

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基于Verilog HDL的约束MPC的FPGA硬件实现

13

作者 季冬冬 许芳 +1 位作者 梅钦 陈虹 《控制工程》 CSCD 北大核心 2016年第8期1208-1214,共7页

为提高模型预测控制(Model Predictive Control,MPC)的在线计算性能,拓展其在快速动态系统中的实际应用,给出了一种基于Verilog硬件描述语言(Hardware Description Language,HDL)的MPC控制器的FPGA(Field Programmable Gate Array,FPGA... 为提高模型预测控制(Model Predictive Control,MPC)的在线计算性能,拓展其在快速动态系统中的实际应用,给出了一种基于Verilog硬件描述语言(Hardware Description Language,HDL)的MPC控制器的FPGA(Field Programmable Gate Array,FPGA)硬件实现方法,并采用基于惩罚函数的粒子群优化算法(Particle Swarm Optimization,PSO)用于在线求解MPC的约束优化问题。首先,通过Verilog HDL编写实现矩阵运算模块、PSO求解模块,充分利用PSO的并行搜索能力和FPGA的并行计算结构提高MPC的在线计算性能,最后进行模块综合实现基于FPGA的约束MPC控制器。以电子节气门为被控对象进行控制器的实时验证,结果表明设计的MPC-FPGA控制器能够很好地满足电子节气门的快速跟踪要求,并验证了控制器的有效性和实时性。 展开更多

关键词 模型预测控制 verilog HDL 现场可编程门阵列 粒子群优化算法 实时实验

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基于同态映射的从UML导出可综合Verilog算法

14

作者 沈筱彦 陈杰 《计算机科学》 CSCD 北大核心 2006年第4期247-249,共3页

UML 建模因其可显著提高开发效率和代码质量已经成为软件开发领域的一大热点,而硬件设计的日益复杂性也要求我们在更高层次抽象上分析和验证系统行为,故更精细的系统级建模方法变得日趋重要。本文构建了UML 元模型与可综合 Verilog 间... UML 建模因其可显著提高开发效率和代码质量已经成为软件开发领域的一大热点,而硬件设计的日益复杂性也要求我们在更高层次抽象上分析和验证系统行为,故更精细的系统级建模方法变得日趋重要。本文构建了UML 元模型与可综合 Verilog 间的同态映射,定义了一个从 UML 模型子集导出可综合 Verilog 描述的算法,为 UML模型对于建模硬件系统提供了形式化的语义,从而使运用 UML 进行硬件系统级建模和系统级上验证系统性能和功能正确性成为可能。 展开更多

关键词 统一建模语言(UML) verilog硬件描述语言 同态映射

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基于Verilong-HDL自动售货机的设计与实现 被引量：7

15

作者 王雯隽 《微型电脑应用》 2005年第5期19-20,62,共3页

Verilog硬件描述语言能够用软年语言的方式描述硬件特性,并可用仿真方式完成电路的调试,使得硬件开发周期和成本大大降低,本文介绍了VerilogHDL的特点和应用,并以自动售货机为例,详细说明了其实现过程,并给出了实现代码和仿真波形。

关键词 自动售货机 设计与实现 verilog硬件描述语言 硬件特性 开发周期 实现过程 仿真波形 HDL 代码

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一种高效多串口扩展方法 被引量：6

16

作者 周玉成 刘军 赵亮 《木材工业》 2004年第5期18-20,共3页

　很多单片机应用系统常需用到多个串口,但常用的51单片机只有一个串口,而双串口单片机价格较高。本文介绍了一种基于ST16C554、CPLD的高效多串口扩展方法,采用软硬件结合,实现4个串口中断源共用单片机的一个中断,解决了51单片机中断资... 　很多单片机应用系统常需用到多个串口,但常用的51单片机只有一个串口,而双串口单片机价格较高。本文介绍了一种基于ST16C554、CPLD的高效多串口扩展方法,采用软硬件结合,实现4个串口中断源共用单片机的一个中断,解决了51单片机中断资源有限的问题,降低了系统成本。ST16C554工作在FIFO模式,采用中断方式收发数据,并有16字节的硬件接收发送缓冲区,降低了CPU的开销。 展开更多

关键词 多串口 可编程逻辑器件 C51单片机 16C554 硬件描述语言

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基于Matlab的并行循环冗余校验Verilog代码自动生成方法 被引量：6

17

作者 薛俊 段发阶 +3 位作者 蒋佳佳 李彦超 袁建富 王宪全 《计算机应用》 CSCD 北大核心 2016年第9期2503-2507,2554,共6页

在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低... 在水声信号探测数据的传输过程中,现场可编程门阵列(FPGA)通过传统串行方法对长数据帧进行循环冗余校验(CRC)时无法达到速度要求,而更快速的并行校验方法存在因编程复杂带来的实际工程应用困难问题。为了满足传输对校验速度的需求,降低编程难度和缩短编程时间,设计了一种借助Matlab对任意长度数据帧自动编写并行CRC程序语句的方法。该计算方法基于矩阵法数学原理,借助Matlab完成所有数学推导计算过程,然后直接输出符合Verilog HDL语法规则的并行CRC校验程序语句。通过在QuartusⅡ9.0中仿真,进一步在民用拖曳声呐阵列系统上进行数据传输实验,验证了Matlab自动编程方法的有效性:校验程序的自动编写输出能在几十秒内完成,同时生成的并行CRC校验程序能在满足数据传输速度要求的情况下正确地计算出系统中传输协议定义的长数据帧的校验码。 展开更多

关键词 循环冗余校验 并行计算 MATLAB verilog硬件描述语言 现场可编程门阵列

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基于Hash函数的MD5算法研究和硬件实现 被引量：5

18

作者 洪琪 周琴琴 +1 位作者 王永亮 陈高峰 《计算机工程》 CAS CSCD 2013年第3期137-141,共5页

在传统MD5算法中,最影响执行速度的步骤是对关键路径变量B的求取。为提高算法的执行速度,对关键路径进行优化,将加法运算分成两步,由此缩短B的求取时间。用Verilog语言描述改进算法的硬件结构,并对其进行综合。实验结果表明,该电路的面... 在传统MD5算法中,最影响执行速度的步骤是对关键路径变量B的求取。为提高算法的执行速度,对关键路径进行优化,将加法运算分成两步,由此缩短B的求取时间。用Verilog语言描述改进算法的硬件结构,并对其进行综合。实验结果表明,该电路的面积为85 678μm2、频率为142.8 MHz,与传统算法相比,改进算法的执行速度提高了1.989倍。 展开更多

关键词 MD5算法 verilog硬件描述语言 HASH函数 循环计算 关键路径 工作频率

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一种具有自校准、自控制功能的I^(2)C接口电路

19

作者 郑双双 刘兴辉 +2 位作者 张文婧 张建龙 尹飞飞 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2023年第5期641-645,共5页

文章提出一种在开漏模式下通过硬件自检测、自校准实现高性能I^(2)C(inter-integrated circuit)接口的设计,并给出一种I^(2)C接口自控制实现开漏功能的方法。在传统I^(2)C接口电路的基础上,增加了自检测拉低时钟总线并进行自校准的功能... 文章提出一种在开漏模式下通过硬件自检测、自校准实现高性能I^(2)C(inter-integrated circuit)接口的设计,并给出一种I^(2)C接口自控制实现开漏功能的方法。在传统I^(2)C接口电路的基础上,增加了自检测拉低时钟总线并进行自校准的功能,使得在开漏模式下,硬件能够自动检测到时钟总线在上拉过程中的低电平并进行自校准高电平,在改善通信稳定性的基础上实现了性能提升。考虑到不同的应用场合,增加了开漏使能控制电路,为提高IP的可移植性,I^(2)C接口可自控制开漏功能,支持软件配置,灵活地应用于各种通用输入输出(general-purpose input/output,GPIO)模型中。成品开发板电路测试表明,在系统时钟为120 MHz时,该电路在开漏模式下高速通信中的位速率高达5.98 Mbit/s,在推挽模式下超快速通信中的位速率高达30.00 Mbit/s。 展开更多

关键词 I^(2)C接口电路 自校准 verilog HDL语言 开漏输出 自控制

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基于FPGA和NiosⅡ的船用雷达数据采集存储与验证 被引量：4

20

作者 陆海林 唐伟伟 葛俊祥 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2015年第11期1508-1512,共5页

在雷达系统开发初期阶段,需要验证整个系统中采用的各种数据处理算法的可行性和正确性,在该过程中,由雷达采集的原始数据是必不可少的重要条件。文章研究了基于现场可编程门阵列(field-programmable gate array,FPGA)和NiosⅡ的船用雷... 在雷达系统开发初期阶段,需要验证整个系统中采用的各种数据处理算法的可行性和正确性,在该过程中,由雷达采集的原始数据是必不可少的重要条件。文章研究了基于现场可编程门阵列(field-programmable gate array,FPGA)和NiosⅡ的船用雷达的数据采集存储与验证,利用已有的A/D采样电路和Verilog硬件描述语言(hardware description language,HDL),通过编写相关功能模块实现对数据采集的控制,同时结合NiosⅡ实现了数据的存储与提取,并对数据进行了验证。仿真结果表明,采集的数据能够实现正确的缓存与输出;测试结果表明,该数据存储系统可应用于对实际的雷达采集数据的正确存储。 展开更多

关键词 数据存储 现场可编程门阵列 NiosⅡ软核处理器 verilog硬件描述语言

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