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基于超深亚微米IC设计的信号完整性研究 被引量:1
1
作者 王明虎 林大俊 +1 位作者 杨依忠 梁齐 《现代电子技术》 2004年第12期22-24,共3页
随着工艺尺寸的缩小 ,IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深亚微米 IC设计中 ,设计的复杂性会导致 SI(信号完整性 )问题更加突出 ,从而会影响整个产品的设计周期。本文在此基础上提出了 SI概念以及影响他... 随着工艺尺寸的缩小 ,IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深亚微米 IC设计中 ,设计的复杂性会导致 SI(信号完整性 )问题更加突出 ,从而会影响整个产品的设计周期。本文在此基础上提出了 SI概念以及影响他的因素 ,并针对其两个主要影响因素 crosstalk (串扰 )和 IR drop ( IR压降 )进行了分析讨论 ,并提出了解决的方案。 展开更多
关键词 信号完整性 串扰 IR压降 超深亚微米
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基于质心Voronoi图重构的UDSM边折叠简化 被引量:4
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作者 刘盛恩 陈向宁 王得成 《应用光学》 CAS CSCD 北大核心 2020年第1期127-133,共7页
城市数字表面模型网格(UDSM)的相邻网格常常出现曲率剧变,而这些位置是UDSM的细节部分,简化过程中应当尽量保持。针对该情况,引入了质心Voronoi图重划分网格,将曲率较小的表面的点云密度大大降低。重划分的网格表面细节与周围的平滑表... 城市数字表面模型网格(UDSM)的相邻网格常常出现曲率剧变,而这些位置是UDSM的细节部分,简化过程中应当尽量保持。针对该情况,引入了质心Voronoi图重划分网格,将曲率较小的表面的点云密度大大降低。重划分的网格表面细节与周围的平滑表面的三角网格尺寸悬殊,在该基础上使用二次误差矩阵边折叠进行LOD构建时网格发生明显变化,范围大大减少。算法在时间性能与网格误差与直接边折叠相近的前提下,更多地保存简化后的网格细节。 展开更多
关键词 网格简化 城市数字表面模型 质心Voronoi图 网格重划分 边折叠
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集成电路的互连线延迟分析 被引量:1
3
作者 朱冬平 黄河 邝嘉 《现代计算机》 2008年第3期18-22,共5页
IC制造技术先后进入亚微米、VDSM和UDSM工艺,互连线延迟关注随之逐渐增强。事实上,互连线延迟早已超过了器件延迟,使IC设计重点转移到以互连线设计为核心。在对互连延迟模型、延迟影响因素、互连线延迟优化以及互连线延迟对IC设计的影... IC制造技术先后进入亚微米、VDSM和UDSM工艺,互连线延迟关注随之逐渐增强。事实上,互连线延迟早已超过了器件延迟,使IC设计重点转移到以互连线设计为核心。在对互连延迟模型、延迟影响因素、互连线延迟优化以及互连线延迟对IC设计的影响作简要分析基础上,给出了有价值的总结。 展开更多
关键词 互连线 延迟 udsm 三维IC 寄生参数
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A novel double-trench LVTSCR used in the ESD protection of a RFIC
4
作者 李立 刘红侠 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2011年第10期53-57,共5页
A low-voltage triggering silicon-controlled rectifier(LVTSCR),for its high efficiency and low parasitic parameters,has many advantages in ESD protection,especially in ultra-deep sub-micron(UDSM) IC and high freque... A low-voltage triggering silicon-controlled rectifier(LVTSCR),for its high efficiency and low parasitic parameters,has many advantages in ESD protection,especially in ultra-deep sub-micron(UDSM) IC and high frequency applications.In this paper,the impact factors of the snapback characteristics of a LVTSCR and the configuring modes are analyzed and evaluated in detail.These parameters include anode series resistance,gate voltage,structure and size of devices.In addition,a double-trench LVTSCR is presented that can increase the hold-on voltage effectively and offers easy adjustment.Also,its snapback characteristics can obey the ESD design window rule very well.The strategy of ESD protection in a RFIC using a LVTSCR is discussed at the end of the paper. 展开更多
关键词 udsm LVTSCR RFIC ESD design window
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需求驱动与系统支持:瑞典国际发展合作署与达累斯萨拉姆大学的科研合作 被引量:1
5
作者 徐倩 《比较教育研究》 CSSCI 北大核心 2017年第7期34-40,共7页
瑞典是较早开展对非科研合作的国家,其援助方式颇具特色。瑞典国际发展合作署是对非科研合作项目的实施机构,它在同坦桑尼亚达累斯萨拉姆大学的科研合作中,积极响应该大学的实际需求,从科研环境、科研人才培训、科研管理三个方面出发,... 瑞典是较早开展对非科研合作的国家,其援助方式颇具特色。瑞典国际发展合作署是对非科研合作项目的实施机构,它在同坦桑尼亚达累斯萨拉姆大学的科研合作中,积极响应该大学的实际需求,从科研环境、科研人才培训、科研管理三个方面出发,为达累斯萨拉姆大学建立了一个系统的科研支持体系。这种对非科研合作的方式极大地改善了达累斯萨拉姆大学的科研设施、增加了学术人员和科研成果的数量。但随着瑞典逐渐倾向于在坦桑尼亚本土培养学术人员,该合作项目的质量面临严峻的挑战。虽然国际社会包括瑞典仍会继续提供支持,但最终坦桑尼亚科研体系的建构与完善,要靠其自己创造一个有利于科研的文化、公共政策和资源配置系统。 展开更多
关键词 瑞典国际发展合作署 达累斯萨拉姆大学 国际科研合作
原文传递
超深亚微米下快速电源网格节点电压求解器 被引量:1
6
作者 杨垠丹 严晓浪 +1 位作者 史峥 葛海通 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2004年第11期1532-1536,共5页
提出了利用预处理器来提供强大的压缩节点功能 ,大大提高了电源网格节点电压求解器的求解能力和求解速度 .实验证明 ,该求解器能处理大规模电路设计 ,速度快 。
关键词 超深亚微米 VLSI 电源网格节点电压求解器
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超深亚微米设计中串扰的影响及避免 被引量:1
7
作者 曹瑾 《电子工程师》 2003年第2期59-60,共2页
分析了在超深亚微米阶段 ,串扰对高性能芯片设计的影响 ,介绍了消除串扰影响的方法。
关键词 超深亚微米设计 芯片设计 串扰 布线
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超深亚微米工艺下预防串扰方法 被引量:1
8
作者 李斌 赵一诗 +1 位作者 曹纯 廖春连 《无线电通信技术》 2011年第2期42-44,共3页
随着工艺特征尺寸的不断缩小,芯片的信号完整性问题逐渐恶化。根据超深亚微米(ultra-deep submicron,UDSM)工艺特性,阐述了串扰噪声和同步开关噪声(Simultaneous Switch Noise,SSN)的产生机理以及对芯片信号完整性的影响,并且分析了走... 随着工艺特征尺寸的不断缩小,芯片的信号完整性问题逐渐恶化。根据超深亚微米(ultra-deep submicron,UDSM)工艺特性,阐述了串扰噪声和同步开关噪声(Simultaneous Switch Noise,SSN)的产生机理以及对芯片信号完整性的影响,并且分析了走线密度、时钟频率和供电布局等与这2类噪声强度相关的主要因素,进而得出了在集成电路版图设计早期,有效预防和抑制信号完整性问题的一系列方法。 展开更多
关键词 超深亚微米 串扰噪声 同步开关噪声 预防
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TD-SCDMA芯片设计中的串扰分析
9
作者 廖平 郑建宏 《重庆邮电大学学报(自然科学版)》 2006年第z1期5-7,共3页
集成电路进入了超深亚微米领域,金属层增加,线宽减小,使电路的性能和密度都得到了很大的提高,但也引入了愈来愈严重的互连线效应,并最终引发了信号完整性问题。在这其中,串扰噪声是一个关键的问题,论述了TD-SCDMA芯片设计中串扰噪声的... 集成电路进入了超深亚微米领域,金属层增加,线宽减小,使电路的性能和密度都得到了很大的提高,但也引入了愈来愈严重的互连线效应,并最终引发了信号完整性问题。在这其中,串扰噪声是一个关键的问题,论述了TD-SCDMA芯片设计中串扰噪声的成因及影响,介绍了串扰预防、分析和修复的一般方法。 展开更多
关键词 串扰 信号完整性 超深亚微米 噪声
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90 nm CMOS工艺下串扰延迟及其测量电路的研究
10
作者 杨媛 高勇 余宁梅 《电子器件》 CAS 2007年第1期9-12,共4页
仿真分析了90nmCMOS工艺中串扰延迟的趋势,结果表明,90nmCMOS工艺下1mm的连线延迟远大于单位门的延迟,最坏情况下1mm连线延迟约为单位门延迟的6倍,而当线间耦合电容发生作用时,串扰延迟在连线延迟中起主要作用。提出了一种用于测量超深... 仿真分析了90nmCMOS工艺中串扰延迟的趋势,结果表明,90nmCMOS工艺下1mm的连线延迟远大于单位门的延迟,最坏情况下1mm连线延迟约为单位门延迟的6倍,而当线间耦合电容发生作用时,串扰延迟在连线延迟中起主要作用。提出了一种用于测量超深亚微米工艺串扰延迟的新型电路,电路主要由VCO和几个触发器组成,采用HSPICE对电路进行了仿真,结果表明所提出的电路最大测量误差为1.33%。 展开更多
关键词 超深亚微米(udsm) 串扰延迟 CMOS工艺
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