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基于FPGA的RISC CPU设计
被引量：
4
1
作者
龙惠民
吴静
《兵工自动化》
2006年第12期86-87,92,共3页
基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存...
基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存器、数据寄存器和状态机。当CPU读取Cache的数据时,先将物理地址的最高位与标志存储器中对应地址标签比较。判断是否将数据总线直接传送给CPU。
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关键词
RISC
CPU
FPGA
三级层次存储体系
WISHBOEN接口
下载PDF
职称材料
题名
基于FPGA的RISC CPU设计
被引量：
4
1
作者
龙惠民
吴静
机构
西南科技大学信息与控制工程学院
出处
《兵工自动化》
2006年第12期86-87,92,共3页
基金
西南科技大学2006年重点科研项目(2006004044)
文摘
基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存器、数据寄存器和状态机。当CPU读取Cache的数据时,先将物理地址的最高位与标志存储器中对应地址标签比较。判断是否将数据总线直接传送给CPU。
关键词
RISC
CPU
FPGA
三级层次存储体系
WISHBOEN接口
Keywords
RISC
CPU
FPGA
three
-
hierarchy
memory
system
WISHBONE
interface
分类号
TN402 [电子电信—微电子学与固体电子学]
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题名
作者
出处
发文年
被引量
操作
1
基于FPGA的RISC CPU设计
龙惠民
吴静
《兵工自动化》
2006
4
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