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题名一种快速浮点乘法单元的设计与实现
被引量：4
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作者
杜慧敏
马超
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机构
西安邮电大学电子工程学院
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出处
《西安邮电学院学报》
2013年第1期62-66,0,共5页
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基金
国家自然科学基金重点资助项目(90607008)
陕西省工业攻关基金资助项目(2011K06K-47)
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文摘
以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。
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关键词
浮点乘法
BOOTH编码
部分积压缩
DC综合
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Keywords
floating-point multiply, Booth encoder, partial product compression, DC synthesize
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分类号
TN492
[电子电信—微电子学与固体电子学]
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题名一种高性能乘法器生成器的设计
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作者
王田
陈健
付宇卓
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机构
上海交通大学芯片与系统研究中心
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出处
《计算机工程》
CAS
CSCD
北大核心
2004年第21期41-43,63,共4页
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基金
国家"863"计划基金资助项目(2002AA1Z)
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文摘
全新的基于全定制传输门结构42压缩高性能乘法生成器能根据用户输入自动产生并行乘法器的Verilog代码,并对WallaceTree的连线进行了优化.最后在末级加法器阶段,生成器能根据到达的时延不同自动选择不同加法器最优的分段.在设计某些乘法器时生成器产生的代码综合结果在面积增加10%～20%左右时比Synopsys Design Ware库里相应的乘法器快5%～9%左右.
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关键词
并行乘法器
全定制
BOOTH编码
WALLACE
TREE
部分积压缩
数字信号处理
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Keywords
Parallelmultiplier
Full-custom
Modified Booth recoding
Wallace Tree
partial product compression
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分类号
TP302.1
[自动化与计算机技术—计算机系统结构]
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