期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到67篇文章
< 1 2 … 4 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
基于IEEE 754的浮点数存储格式分析研究 被引量：16
1
作者 朱亚超 《计算机与信息技术》 2006年第9期50-52,共3页
浮点数的表示和存储直接影响计算机的结构和性能,IEEE754是浮点运算部件事实上的工业标准,是计算机上使用最为广泛的浮点标准。文章在阐述了浮点数的基本概念和IEEE754浮点数的表示形式及其格式的基础上,比较深入的比较、分析和研究了In... 浮点数的表示和存储直接影响计算机的结构和性能,IEEE754是浮点运算部件事实上的工业标准,是计算机上使用最为广泛的浮点标准。文章在阐述了浮点数的基本概念和IEEE754浮点数的表示形式及其格式的基础上,比较深入的比较、分析和研究了Intelx86和SPARC结构计算机上使用的三种IEEE浮点数的存储格式。 展开更多
关键词 ieee754 浮点数 浮点格式 浮点存储格式 规格化
原文传递
单精度浮点运算单元的FPGA设计与实现 被引量：7
2
作者 张素萍 李红刚 +1 位作者 张慧坚 董定超 《计算机测量与控制》 CSCD 北大核心 2011年第5期1178-1180,1183,共4页
针对以前浮点运算依靠软件实现的弊端,提出采用自顶向下的设计方法,模块化的设计思想来实现FPU整个设计,这种设计方法增强了系统的可移植性及可改进性;系统在CycloneⅡEP2C35FC684C6的FPGA上综合实现,验证结果表明,在满足各项功能要求... 针对以前浮点运算依靠软件实现的弊端,提出采用自顶向下的设计方法,模块化的设计思想来实现FPU整个设计,这种设计方法增强了系统的可移植性及可改进性;系统在CycloneⅡEP2C35FC684C6的FPGA上综合实现,验证结果表明,在满足各项功能要求的前提下,其系统最高时钟频率可达到47.4MHZ,提高了浮点运算单元的处理速度。 展开更多
关键词 浮点 FPU ieee754 FPGA
下载PDF
改进的不恢复余数的浮点开方算法的研究与FPGA实现 被引量：3
3
作者 王文广 曹建 陈志敏 《现代电子技术》 2007年第16期68-71,共4页
对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分... 对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分析了他们的优缺点,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路,并分析了仿真和逻辑综合的结果,证明了该算法运算速度较快且占用资源极少的特点。 展开更多
关键词 开方运算 不恢复余数的开方算法 ieee754 FPGA
下载PDF
基于并行预测的前导零预测电路设计 被引量：5
4
作者 孙岩 张鑫 金西 《电子测量技术》 2008年第1期84-87,共4页
前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进... 前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进位来判断运算结果的正负并对前导零预测的结果进行选择。该方法使得浮点减法运算前无需比较尾数的大小,且并行的预测算法共用部分逻辑电路,从而使加法器在运算速度提高的基础上降低了加法器的面积。最终的验证结果表明该方法正确有效。 展开更多
关键词 前导零预测电路 浮点加法器 ieee754 并行预测
下载PDF
浮点数的教与学——IEEE754标准下对浮点数的探讨分析
5
作者 徐超超 王磊 +2 位作者 焦祎旻 霍梅梅 蔡建平 《电脑知识与技术》 2024年第17期168-171,共4页
浮点型数据在计算机系统中广泛应用,但其表示精度存在一定的限制,客观存在不能精确表示的现象。在教学工作中,关于IEEE754规格化浮点数有效位数的内容难以理解,导致学生对浮点数精度的学习存在困难。基于IEEE754标准,通过大量图表、实例... 浮点型数据在计算机系统中广泛应用,但其表示精度存在一定的限制,客观存在不能精确表示的现象。在教学工作中,关于IEEE754规格化浮点数有效位数的内容难以理解,导致学生对浮点数精度的学习存在困难。基于IEEE754标准,通过大量图表、实例,将浮点数的基本格式、数据范围、精度等问题具象阐释。对精度问题提出了两种理解方式:一是从数值分析的角度根据有效数字的严格定义来进行确定;二是从近似值能准确表示的十进制数的位数来确定。开发了一个可视化的教学辅助工具,能够直观展示浮点数的精度判断结果,对于教学工作具有实际应用价值。 展开更多
关键词 浮点数 ieee754 有效位数 取值范围 计算机系统
下载PDF
IEEE754标准浮点测试向量的生成 被引量：2
6
作者 何立强 《计算机工程》 CAS CSCD 北大核心 2004年第19期38-39,64,共3页
介绍了在IEEE754标准的规定下生成用于浮点功能部件的测试向量的方法,讨论了测试向量在数据通路上的差错覆盖率,并给出了对该方法的一些改进措施。
关键词 ieee754 测试 测试向量 差错覆盖率 浮点功能部件
下载PDF
浮点及整数混合运算器的设计与实现 被引量：2
7
作者 何星宏 阴亚芳 戴程 《微电子学与计算机》 CSCD 北大核心 2018年第2期52-55,60,共5页
针对现行普遍的浮点运算器耗费面积较大,功能实现结构松散的问题,设计实现一款浮点及整数混合运算器(Mixture-Arithmetic Logic Unit,M-ALU).该运算器基于基4算法华莱士树型结构,并尝试一种新的阶码对齐方法,合并整数运算与浮点运算处... 针对现行普遍的浮点运算器耗费面积较大,功能实现结构松散的问题,设计实现一款浮点及整数混合运算器(Mixture-Arithmetic Logic Unit,M-ALU).该运算器基于基4算法华莱士树型结构,并尝试一种新的阶码对齐方法,合并整数运算与浮点运算处理逻辑.在三级流水线结构下可准确完成单精度浮点数,扩展精度浮点数以及整数基本运算.采用基于synopsys提供的Design Compler综合工具在SMIC 65nm工艺库下完成综合,达到500MHz主频. 展开更多
关键词 ieee754 SYSTEMVERILOG 乘加运算 整数 浮点
下载PDF
基于HCORDIC的浮点运算协处理器的设计 被引量：2
8
作者 赵创 张为 《电子测量与仪器学报》 CSCD 北大核心 2020年第11期58-65,共8页
通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自... 通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自适应性CORDIC(HCORDIC)算法具有收敛速度快的优点,通过设计用于该算法的浮点乘法器和浮点加法器,进而设计出计算多种三角函数和超越函数的浮点运算协处理器架构。该架构可以实现更快的收敛,同时减少了输出延时并具有低误差精度。设计已在现场可编程逻辑门阵列(FPGA)上实现,结果表明,相比于Xilinx CORDIC IP和其他CORDIC架构,在输出延迟、最大工作频率、关键路径和计算精度等方面有更好的表现,该设计可以应用于多种计算场景,具有较强的工程价值。 展开更多
关键词 ieee 754 FPGA CORDIC HCORDIC 吠陀算法 协处理器
下载PDF
基于FPGA双精度浮点运算器乘法模块的研究 被引量：1
9
作者 张明东 戴丹丹 《集宁师范学院学报》 2013年第2期102-106,共5页
该文主要研究基于FPGA双精度浮点运算器的乘法模块,该乘法模块被分解成更小的乘法模块,再把结果加在一起。双精度浮点乘法运算在Quartus II环境下做出仿真,并把所得到的符合IEEE754标准的结果运用C语言编写的程序进行验证。实验结果表明... 该文主要研究基于FPGA双精度浮点运算器的乘法模块,该乘法模块被分解成更小的乘法模块,再把结果加在一起。双精度浮点乘法运算在Quartus II环境下做出仿真,并把所得到的符合IEEE754标准的结果运用C语言编写的程序进行验证。实验结果表明,双精度浮点乘法的程序是正确的。 展开更多
关键词 浮点乘法运算 ieee754 FPGA
下载PDF
浮点加法器IP核的VHDL设计 被引量：1
10
作者 何清平 刘佐濂 林少伟 《山西电子技术》 2006年第4期34-35,83,共3页
浮点数加法运算是浮点运算中使用频率最高的运算。结合VHDL和FPGA可编程技术,完成具有5级流水线结构、符合IEEE 754浮点数标准、可参数化为单/双精度的浮点数加法器IP核的VHDL设计。
关键词 浮点数加法 IP核 ieee754 FPGA
下载PDF
基于IEEE754标准的流量计表头设计 被引量：1
11
作者 周家领 《电子器件》 CAS 北大核心 2017年第1期125-129,共5页
针对目前国内大多数流量变送器仅输出频率信号和模拟电压信号的现状,研制了一种基于Modbus协议支持远程实时监控的标准化表头。按照IEEE754单精度浮点数标准由RS485负逻辑电平差分信号组成全双工通信网络,数据链路层基于Modbus议将流量... 针对目前国内大多数流量变送器仅输出频率信号和模拟电压信号的现状,研制了一种基于Modbus协议支持远程实时监控的标准化表头。按照IEEE754单精度浮点数标准由RS485负逻辑电平差分信号组成全双工通信网络,数据链路层基于Modbus议将流量计表头所测数据传输至上位机。上位机监控系统采用亚控组态王软件编写,支持远程访问、数据超限报警、参数设定等功能。实验结果证明:此标准化流量计表头切实可行,调试结果满足精度要求,且输入电压范围宽、抗干扰能力强、通讯稳定可靠。 展开更多
关键词 ieee754 流量计 12C5A60S2 MODBUS
下载PDF
智能电表集群的数据处理算法与应用研究 被引量：2
12
作者 王忠文 刘志芳 《信息通信》 2013年第6期207-208,共2页
智能电网的基本节点终端就是智能电表,而目前不同厂家的智能电表数据采集方式、存储方式和传输方式都不同,面对不同类型智能电表组成的集群网络时,难以进行远程的电力数据采集和自动抄表。文章提出了一种基于嵌入式系统的自适应处理方... 智能电网的基本节点终端就是智能电表,而目前不同厂家的智能电表数据采集方式、存储方式和传输方式都不同,面对不同类型智能电表组成的集群网络时,难以进行远程的电力数据采集和自动抄表。文章提出了一种基于嵌入式系统的自适应处理方法。该方法能够读取不同类型电表的数据,自主换算为合法的电力系统数据,并根据不同的条件显示各个阶段和各种类型的参数,能够直接运用于智能化的数据传输单元和电力数据终端采集器。 展开更多
关键词 智能电网 智能电表 数据采集 数据传输单元 ieee二进制浮点数算术标准
下载PDF
编译优化对浮点运算正确性影响的分析研究
13
作者 陆虹 赵俊华 《上海第二工业大学学报》 2007年第3期210-214,共5页
针对Microsoft Visual C++程序的浮点运算的正确性问题,进行了底层分析研究,给出了剖析结论:提出了编译优化影响浮点运算正确性问题的解决对策及其实现方法:同时提出了程序设计者为提高软件的可靠度,应特别关注会影响浮点运算正确性的... 针对Microsoft Visual C++程序的浮点运算的正确性问题,进行了底层分析研究,给出了剖析结论:提出了编译优化影响浮点运算正确性问题的解决对策及其实现方法:同时提出了程序设计者为提高软件的可靠度,应特别关注会影响浮点运算正确性的几种情况。 展开更多
关键词 编译 优化链 浮点数 ieee754
下载PDF
快速浮点运算在FPGA中的实现 被引量：1
14
作者 王强 《铜仁学院学报》 2014年第4期104-106,共3页
浮点计算是计算机计算中的一种重要计算方式,计算过程比较复杂,一般的软件在计算时有一定的速度缺陷。在IEEE754标准下通过FPGA器件对单精度浮点数的四则运算进行运算模块设计,利用FPGA的流水线工作特点,提高浮点计算速度,缩短产品开发... 浮点计算是计算机计算中的一种重要计算方式,计算过程比较复杂,一般的软件在计算时有一定的速度缺陷。在IEEE754标准下通过FPGA器件对单精度浮点数的四则运算进行运算模块设计,利用FPGA的流水线工作特点,提高浮点计算速度,缩短产品开发周期,在浮点运算的规则下实现了FPGA器件上的单精度浮点数运算。 展开更多
关键词 浮点运算 ieee754 FPGA
下载PDF
M-DSP中高性能浮点乘加器的设计与实现 被引量：1
15
作者 车文博 刘衡竹 田甜 《计算机应用》 CSCD 北大核心 2016年第8期2213-2218,共6页
针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站... 针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45 nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1 GHz,单元面积36 856μm2;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。 展开更多
关键词 浮点乘法 浮点乘累加器 浮点点积 布斯算法 ieee754
下载PDF
基于FPGA的浮点运算单元的设计方法 被引量：2
16
作者 许秋华 刘伟 《大众科技》 2009年第10期17-19,共3页
在分析浮点加/减法和乘、除法运算原理和过程的基础上,研究了浮点运算单元的系统结构和数字电路设计的整个过程。针对以前浮点运算依靠软件实现的弊端,提出了基于FPGA的浮点运算单元设计的新方法,并阐述了整个FPU系统的设计思路和整个... 在分析浮点加/减法和乘、除法运算原理和过程的基础上,研究了浮点运算单元的系统结构和数字电路设计的整个过程。针对以前浮点运算依靠软件实现的弊端,提出了基于FPGA的浮点运算单元设计的新方法,并阐述了整个FPU系统的设计思路和整个设计过程。这种方法增强了系统的可移植性及可改进性,对以后运算单元各个模块的修改、增减非常方便。仿真结果表明,该设计方法切实有效可行。 展开更多
关键词 FPGA ieee754 浮点运算单元
下载PDF
基于FPGA的高速浮点加法器的实现
17
作者 王秀芳 侯振龙 曲萃萃 《科学技术与工程》 2010年第25期6293-6296,共4页
为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合... 为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。 展开更多
关键词 ieee754 可编程逻辑门阵列 VHDL 浮点加法器
下载PDF
探讨Visual C++2010环境下浮点型数据的存储形式
18
作者 王兆华 《电脑知识与技术》 2020年第23期41-44,49,共5页
针对高校本科生课程《C语言程序设计》中有关浮点数数据类型的认识和使用中出现的问题,学生存在对浮点数的认知不够清晰,对Visual C++2010环境下有关浮点数的相关计算结果存在各种困惑。根据多年的教学经验,查阅相关书籍和IEEE754标准,... 针对高校本科生课程《C语言程序设计》中有关浮点数数据类型的认识和使用中出现的问题,学生存在对浮点数的认知不够清晰,对Visual C++2010环境下有关浮点数的相关计算结果存在各种困惑。根据多年的教学经验,查阅相关书籍和IEEE754标准,论文分析Visual C++2010环境下浮点型数据的存储形式,阐述了有关浮点数相关几个重要知识点的理解。文中引入计算思维的指导思想,采用从现象到本质,从理论到实践来逐步解决问题。实践证明,该方法取得的了较好的学习效果,夯实了学生对基础知识的掌握和正确应用。 展开更多
关键词 浮点数 ieee754 存储形式 Visual C++2010环境 计算思维
下载PDF
单精度浮点加法器的FPGA实现
19
作者 王顺 戴瑜兴 《现代电子技术》 2009年第8期8-10,共3页
在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以... 在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以这里所介绍的单精度浮点加法器具有很强的运算处理能力。 展开更多
关键词 ieee 754 单精度浮点 加法运算 FPGA
下载PDF
嵌入式系统中48位高精度浮点类型的设计与实现
20
作者 邓彬伟 《微计算机信息》 北大核心 2007年第23期24-25,18,共3页
本文参考IEEE754标准,用无符号整型定义48位高精度浮点类型,详细给出了48位浮点类型与无符号32位整型相互转化及加减乘除的实现方法和流程图。算法已在ATMEL 89C55和PIC16F877中通过测试,并在基于SST9—三轴加速度传感器的控制处理中得... 本文参考IEEE754标准,用无符号整型定义48位高精度浮点类型,详细给出了48位浮点类型与无符号32位整型相互转化及加减乘除的实现方法和流程图。算法已在ATMEL 89C55和PIC16F877中通过测试,并在基于SST9—三轴加速度传感器的控制处理中得到应用。 展开更多
关键词 嵌入式系统 48位高精度浮点类型 ieee754
下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 2 … 4 下一页 到第 页
使用帮助 返回顶部