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系统芯片的可测性设计与测试 被引量：3
1
作者 谢永乐 陈光 《微电子学》 CAS CSCD 北大核心 2006年第6期749-753,758,共6页
阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术研究进展,介绍了基于可复用内嵌芯核的SoC国际测试标准IEEE P1... 阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术研究进展,介绍了基于可复用内嵌芯核的SoC国际测试标准IEEE P1500的相关规约;最后,建议了在SoC可测性设计及测试中需要密切关注的几个理论问题。 展开更多
关键词 系统芯片 可测性设计 集成电路测试 内嵌芯核
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减少SOC测试时间的测试结构配置与规划 被引量：2
2
作者 谢永乐 陈光 孙秀斌 《仪器仪表学报》 EI CAS CSCD 北大核心 2005年第8期867-870,共4页
以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenc... 以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenchmark为实验对象,示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。 展开更多
关键词 系统芯片(SOC) 内嵌芯核 测试规划 扫描测试 可测性设计
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基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法 被引量：1
3
作者 刘军 吴玺 +2 位作者 裴颂伟 王伟 陈田 《电子学报》 EI CAS CSCD 北大核心 2015年第3期454-459,共6页
为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后... 为减少三维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的三维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了三维芯核绑定前后测试的总时间和硬件开销. 展开更多
关键词 三维嵌入式芯核 测试外壳扫描链 跨度 虚拟层
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支持指令预取的多核缓存WCET分析方法 被引量：3
4
作者 安立奎 韩丽艳 《计算机工程》 CAS CSCD 北大核心 2018年第10期85-94,100,共11页
为确保硬实时任务满足时间截止期,需要分析硬实时任务的支持指令预取缓存,而现有方法多数仅限于单级指令缓存,不能用于嵌入式多核下支持指令预取的多级缓存分析。为此,在基于组缓存划分的多核模型下,通过对抽象解释的缓存分析模型进行... 为确保硬实时任务满足时间截止期,需要分析硬实时任务的支持指令预取缓存,而现有方法多数仅限于单级指令缓存,不能用于嵌入式多核下支持指令预取的多级缓存分析。为此,在基于组缓存划分的多核模型下,通过对抽象解释的缓存分析模型进行指令预取语义扩展,提出一种支持指令预取的多核缓存分析方法。实验结果表明,该方法安全性较高,能够提高多核下硬实时任务的预取缓存性能。 展开更多
关键词 嵌入式多核 硬实时任务 最差情况执行时间 指令预取 缓存划分
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复用NoC测试SoC内嵌IP芯核的测试规划研究 被引量：2
5
作者 赵建武 师奕兵 王志刚 《计算机工程与应用》 CSCD 北大核心 2010年第15期60-63,101,共5页
测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划... 测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划的无拥塞路由算法和测试扫描链优化配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络测试平台,用于片上网络性能参数、路由算法以及基于片上网络的SoC芯片测试方法的分析评估。 展开更多
关键词 片上网络 微系统芯片 内嵌IP芯核 测试规划
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应用分割取胜策略设计的嵌入式微处理器内核OM80C51
6
作者 石峰 葛元庆 周润德 《微电子学与计算机》 CSCD 北大核心 2001年第3期25-28,共4页
文章讨论了分割取胜策略的优点和应用中的一些具体问题，并给出了设计实例，即微处理器内核OM80C51的设计。OM80C51是一个与80C51兼容但在性能上有一定改进的嵌入式微处理器内核。
关键词 分割取胜 嵌入式微处理器内核 IP模块 时钟畸变 功耗管理 OM80C51
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