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低相噪数字锁相间接频率合成器的研究 被引量：17
1
作者 方立军 徐光争 马骏 《现代雷达》 CSCD 北大核心 2000年第5期77-82,共6页
在较详细分析常规移频数字锁相频率合成器的基础上 ,提出了倍相反馈、双反馈及相噪相消三种以数字锁相为核心的低相噪间接频率合成器 ,并对此进行了较详细的理论分析和讨论。
关键词 数字锁相 倍相反馈 双反馈 相噪相消
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一种新的基于DSP的高精度UPS锁相技术 被引量：15
2
作者 马学军 陈息坤 康勇 《电工电能新技术》 CSCD 北大核心 2005年第4期59-62,共4页
本文结合锁相环的原理针对全数字化控制的UPS系统,研究了利用DSP TMS320F240实现高精度锁相的数字锁相环的原理与实现方法。所给出的锁相方法中利用DSP的捕获中断和周期中断读取市电和逆变输出的相差,经PI调节器输出一个载波周期的补偿... 本文结合锁相环的原理针对全数字化控制的UPS系统,研究了利用DSP TMS320F240实现高精度锁相的数字锁相环的原理与实现方法。所给出的锁相方法中利用DSP的捕获中断和周期中断读取市电和逆变输出的相差,经PI调节器输出一个载波周期的补偿量,通过动态改变载波周期值实现逆变输出对市电的动态跟踪,理论上相差分辨率可高达0.72°。文中给出了硬件实现电路及程序流程图,建立了z域的线性化模型。为验证本锁相方法,研制了一台220V/50Hz/1.4KW的样机。仿真和实验结果验证了该方案的可行性。 展开更多
关键词 UPS 数字锁相环 高精度 中断
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基于全数字锁相环的电力系统高精度同步时钟 被引量：18
3
作者 李泽文 舒磊 +2 位作者 邓丰 曾祥君 邓拓夫 《电力自动化设备》 EI CSCD 北大核心 2015年第7期32-36,共5页
提出了一种基于全数字锁相环的电力系统高精度同步时钟实现方法。该方法基于卫星时钟与晶振时钟授时误差互补的特点,在卫星时钟工作正常时,利用全数字锁相环使晶振时钟跟踪卫星时钟秒脉冲的相位波动,实时消除晶振时钟的累积误差;当卫星... 提出了一种基于全数字锁相环的电力系统高精度同步时钟实现方法。该方法基于卫星时钟与晶振时钟授时误差互补的特点,在卫星时钟工作正常时,利用全数字锁相环使晶振时钟跟踪卫星时钟秒脉冲的相位波动,实时消除晶振时钟的累积误差;当卫星时钟失效时,利用失效前记录的历史分频数据辨识优化分频控制参数,预测修正晶振时钟的累积误差。仿真实验结果表明,该方法实现的同步时钟具有随机误差小且累积误差小的优点,在卫星时钟失效一段时间内仍可保持较高的授时精度,可为电力系统提供精确时间同步信号。 展开更多
关键词 卫星时钟 数字锁相环 晶振 同步时钟 电力系统 通信 同步 误差
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基于DSP实现感应加热数字锁相环的研究 被引量：12
4
作者 周跃庆 尹中明 《电力电子技术》 CSCD 北大核心 2004年第5期58-59,共2页
介绍了在感应加热电源中采用DSP实现频率跟踪的数字锁相环(DPLL)方法,给出了实现该锁相环的算法及其数学模型,实验结果验证了该方法的可行性。
关键词 电源 感应加热 数字信号处理器 数字锁相环
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基于软件无线电的QPSK解调器仿真及实现 被引量：6
5
作者 张力 马忠松 《中国有线电视》 2005年第6期557-561,共5页
软件无线电是一种全新的无线电通信体系结构,其基本思想是把硬件作为无线通信的基本平台,而把尽可能多的无线通信功能用软件来实现。随着半导体和微电子技术的发展,在中频完成全数字化解调已成为可能。本文就是对 70MHz的中频QPSK信号... 软件无线电是一种全新的无线电通信体系结构,其基本思想是把硬件作为无线通信的基本平台,而把尽可能多的无线通信功能用软件来实现。随着半导体和微电子技术的发展,在中频完成全数字化解调已成为可能。本文就是对 70MHz的中频QPSK信号进行直接带通采样,然后送入已写入载波同步算法和定时同步算法的FPGA中,从而完成对QPSK信号的全数字化解调,由于采用了可动态配置的FPGA来实现QPSK信号的解调,因此只需通过软件对其参数进行适当的设置,就可以完成对多种数据传输率、多种中频载波的QPSK信号的解调。 展开更多
关键词 QPSK解调 载波同步 定时同步 数字锁相环 MATLAB仿真
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全数字锁相环的设计 被引量：11
6
作者 谢程宏 《电子设计应用》 2003年第4期12-15,3,共4页
本文在说明全数字锁相环的基础上,提出了一种利用FPGA设计一阶全数字锁相环的方法,并给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,最后对一些有关的问题进行了讨论。
关键词 全数字锁相环 设计 dpll FSK FPGA 模拟电路 鉴相器
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嵌入式数字锁相环的设计与实现 被引量：7
7
作者 单长虹 孟宪元 《计算机仿真》 CSCD 2003年第6期93-95,42,共4页
介绍了应用VHDL技术设计嵌入式数字锁相环的方法 ,给出了系统仿真结果 ,并用可编程逻辑器件FPGA予以实现。该锁相环能够实现正交锁定或反相锁定 ,并具有控制灵活、锁定频率高和系统稳定性好等特点。
关键词 嵌入式数字锁相环 设计 系统仿真 可编程逻辑器件 系统芯片
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SMT求解技术简述 被引量：12
8
作者 金继伟 马菲菲 张健 《计算机科学与探索》 CSCD 北大核心 2015年第7期769-780,共12页
SMT问题是在特定理论下判定一阶逻辑公式可满足性问题。它在很多领域,尤其是形式验证、程序分析、软件测试等领域,都有重要的应用。介绍了SMT问题的基本概念、相关定义以及目前的主流理论。近年来出现了很多提高SMT求解效率的技术,着重... SMT问题是在特定理论下判定一阶逻辑公式可满足性问题。它在很多领域,尤其是形式验证、程序分析、软件测试等领域,都有重要的应用。介绍了SMT问题的基本概念、相关定义以及目前的主流理论。近年来出现了很多提高SMT求解效率的技术,着重介绍并分析了这些技术,包括积极类算法、惰性算法及其优化技术等。介绍了目前的主流求解器和它们各自的特点,包括Z3、Yices、CVC3/CVC4等。对SMT求解技术的前景进行了展望,量词的处理、优化问题和解空间大小的计算等尤其值得关注。 展开更多
关键词 可满足性模理论(SMT) dpll(T) 求解器
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基于授时GPS的高精度频率源设计与实现 被引量：11
9
作者 谢强 钱光弟 《工业控制计算机》 2007年第3期15-16,共2页
介绍了一种基于授时GPS实现的频率源,它利用GPS具有长期稳定度好、跟踪保持特性强的优点作为参考,结合具有短期稳定特性好的OCXO,构成数字锁相环(DPLL),以锁定后的DPLL输出频率作为直接数字频率合成器(DDS)的参考,最终输出任意的、长期... 介绍了一种基于授时GPS实现的频率源,它利用GPS具有长期稳定度好、跟踪保持特性强的优点作为参考,结合具有短期稳定特性好的OCXO,构成数字锁相环(DPLL),以锁定后的DPLL输出频率作为直接数字频率合成器(DDS)的参考,最终输出任意的、长期稳定度好、精度高的时钟基准和频率参考。 展开更多
关键词 授时 GPS 高精度 dpll DDS 频率源
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电子式电流互感器暂态传变延时测试技术研究 被引量：11
10
作者 赵勇 孔圣立 +4 位作者 罗强 石光 周鹏 杨海晶 李雷 《电力系统保护与控制》 EI CSCD 北大核心 2014年第17期125-130,共6页
从继电保护应用的角度关注了电子式电流互感器暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性。提出了一种基于高精度高带宽模拟采样和数字量接收精确时标标定的测试方案,采用数字相位锁定器(DPLL)消... 从继电保护应用的角度关注了电子式电流互感器暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性。提出了一种基于高精度高带宽模拟采样和数字量接收精确时标标定的测试方案,采用数字相位锁定器(DPLL)消除数字量时序抖动,利用突变量检测确定初始时刻,再结合相位提取进行时差补偿修正,很好地消除了测试中的各个误差因素。通过开发的测试系统在工程中的应用,证明了所提方案的可行性。 展开更多
关键词 电子式电流互感器 暂态传变延时 突变量检测 相位补偿修正
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基于FPGA的DPLL设计与仿真实现 被引量：10
11
作者 沈军 郭勇 李志鹏 《微计算机信息》 北大核心 2007年第05Z期201-203,共3页
本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个... 本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。 展开更多
关键词 超前滞后型数字锁相环 现场可编程门阵列 超高速硬件描述语言
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数字通信系统位同步电路设计 被引量：10
12
作者 李学桂 王晓明 向国菊 《青岛大学学报（工程技术版）》 CAS 2000年第1期13-16,共4页
介绍一种数字通信系统位同步单元的全数字电路实现方法及其工作原理 。
关键词 数字通信 位同步 数字锁相环 电路设计
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宽频带数字锁相环设计及基于FPGA的实现 被引量：8
13
作者 李晓东 《电子测量技术》 2006年第5期103-106,121,共5页
简要介绍了一种在FPGA中实现全数字锁相环(DPLL)的原理与方法,重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程。文中采用较为简单的方法实现了捕获时间小而捕获带宽又相当宽的全数字锁相环,解决了“捕获时... 简要介绍了一种在FPGA中实现全数字锁相环(DPLL)的原理与方法,重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程。文中采用较为简单的方法实现了捕获时间小而捕获带宽又相当宽的全数字锁相环,解决了“捕获时间”和“捕获带宽”指标相互矛盾的问题。可直接用于同步串行通信中二进制码流的同步时钟的恢复,且可自动跟踪接收码流速率的变换。该设计是基于FPGA的模块化设计,便于其他数字系统设计及通信系统的移植和集成。 展开更多
关键词 dpll FPGA 数字环路滤波器 时钟恢复 宽频带
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基于FPGA的线性可变码位控制全数字锁相环的设计与仿真 被引量：5
14
作者 单长虹 邓国扬 孟宪元 《计算机仿真》 CSCD 2003年第2期111-113,74,共4页
线性可变码位控制全数字锁相环 (LVBC -DPLL)具有环路捕捉时间快的特点。该文介绍了以EDA技术作为开发手段的LVBC -DPLL的设计与实现 ,并分析了系统的稳态性能及仿真结果。
关键词 FPGA 线性可变码位控制 全数字锁相环 设计 仿真
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三阶数字锁相环环路参数的设计方法 被引量：9
15
作者 杜瑜 《电讯技术》 2007年第5期156-158,共3页
为实现卫星移动环境下的精密测距、测速,分析了三阶数字锁相环跟踪卫星多普勒频率变化的能力。利用理想二阶锁相环构造了三阶环,对三阶环路的参数设计方法进行了数学推导和仿真研究,分析了三阶环的参数选择的原则,并给出了环路滤波器的... 为实现卫星移动环境下的精密测距、测速,分析了三阶数字锁相环跟踪卫星多普勒频率变化的能力。利用理想二阶锁相环构造了三阶环,对三阶环路的参数设计方法进行了数学推导和仿真研究,分析了三阶环的参数选择的原则,并给出了环路滤波器的数字实现框图。仿真结果表明,利用推导出的参数设计方法所设计的三阶数字环路,能很好地满足设计要求,且稳定性好。 展开更多
关键词 测控系统 环路滤波器 数字三阶环 环路参数 设计
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一种快速位同步的VHDL实现 被引量：6
16
作者 麦文 鲍景富 《四川师范大学学报（自然科学版）》 CAS CSCD 北大核心 2006年第5期621-624,共4页
阐述了一种基于VHDL实现的快速位同步方案,改进了传统的超前-滞后型数字锁相环(LL-DPLL)提取位同步信息的方法,使得同步捕捉时间极大地缩短,在最坏条件下位同步捕捉时间将比传统方法快数十倍.简要地分析了该位同步实现方案的各项基本性... 阐述了一种基于VHDL实现的快速位同步方案,改进了传统的超前-滞后型数字锁相环(LL-DPLL)提取位同步信息的方法,使得同步捕捉时间极大地缩短,在最坏条件下位同步捕捉时间将比传统方法快数十倍.简要地分析了该位同步实现方案的各项基本性能,并以实验测试验证了设计原理. 展开更多
关键词 LL-dpll CPLD VHDL 位同步
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基于新型全数字锁相环的同步倍频技术 被引量：9
17
作者 张志文 曾志兵 +3 位作者 罗隆福 王伟 郭斌 王承林 《电力自动化设备》 EI CSCD 北大核心 2010年第2期123-126,130,共5页
为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,... 为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,利用近似补偿方法设计出的同步倍频模块能在高精度要求下对电网频率同步任意倍频,给换流器触发控制系统提供精准的时钟基准,提高相位控制精度,削弱换流器产生的非特征谐波。利用现场可编程门阵列(FPGA)为载体,在QUARTUSⅡ软件环境下,设计出了基于全数字锁相环的同步倍频装置,并通过软件仿真和实验测试验证了该技术的正确性和优越性。 展开更多
关键词 全数字锁相环 同步数字倍频 脉冲发生器 直流输电 FPGA
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模拟量合并单元暂态时间特性测试技术研究 被引量：6
18
作者 舒展 汤汉松 +1 位作者 谢国强 刘见 《电测与仪表》 北大核心 2015年第7期40-45,共6页
介绍了模拟量输入合并单元的暂态延时与稳态延时之间的差异性,并从继电保护应用的角度关注了模拟量输入合并单元暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性,提出了一种基于基于精确离散时间控制... 介绍了模拟量输入合并单元的暂态延时与稳态延时之间的差异性,并从继电保护应用的角度关注了模拟量输入合并单元暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性,提出了一种基于基于精确离散时间控制的的合并单元暂态时间特性测试方案,采用数字相位锁定器(DPLL)消除数字量时序抖动,利用突变量检测确定初始时刻,再结合相位提取进行时差补偿修正,很好的消除了测试中的各个误差因素,利用同步信号异常、报文离散度变化等突发事件作为触发条件,测试这些异常过程时间特性的变化对电流电压复合误差的影响。通过开发的测试系统在工程中的应用,以验证本时间特性测试技术方案的可行性。 展开更多
关键词 模拟量输入合并单元 暂态时间特性 突变量检测 相位补偿修正 dpll 复合误差
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数字锁相环的设计 被引量：6
19
作者 王鹏宇 吕善伟 《宇航计测技术》 CSCD 2012年第3期21-24,44,共5页
在高动态相干解调系统中,三阶三型环路结构得到了广泛应用。然而高阶环路各参数对环路动态性与稳定性的影响复杂,不利于工程设计。本文在现有理论基础上,导出了三阶三型环路的数字实现结构,并给出了环路参数简便的工程设计方法。
关键词 锁相环 高阶锁相环 dpll
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可满足性模理论综述
20
作者 唐傲 王晓峰 何飞 《计算机工程与科学》 CSCD 北大核心 2024年第3期400-415,共16页
可满足性模理论(SMT)是指判定一阶逻辑公式在特定背景理论下的可满足性问题。基于一阶逻辑的SMT相比SAT描述能力更强、抽象能力更高,能处理更加复杂的问题。SMT求解器在各个领域都有应用,已经成为重要的形式化验证引擎。目前,SMT已被广... 可满足性模理论(SMT)是指判定一阶逻辑公式在特定背景理论下的可满足性问题。基于一阶逻辑的SMT相比SAT描述能力更强、抽象能力更高,能处理更加复杂的问题。SMT求解器在各个领域都有应用,已经成为重要的形式化验证引擎。目前,SMT已被广泛应用在人工智能、硬件RTL验证、自动化推理和软件工程等领域。根据近些年SMT的发展,首先阐述SMT基本知识和常见的背景理论;然后分析总结Eager方法、Lazy方法和DPLL(T)方法的实现流程,并进一步介绍主流求解器Z3、CVC5和MathSAT5的实现过程;接着介绍SMT的扩展问题#SMT、SMT应用在深度神经网络的SMTlayer方法和量子SMT求解器;最后对SMT的发展进行展望,并讨论其面临的挑战。 展开更多
关键词 一阶逻辑 可满足性模理论 Lazy方法 dpll(T) SMT求解器 #SMT
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