基于改进的Booth编码和Wallace树的乘法器优化设计 被引量：12

1

作者 石敏 王耿 易清明 《计算机应用与软件》 CSCD 2016年第5期13-16,共4页

针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压... 针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。 展开更多

关键词 乘法器 booth编码 部分积阵列 WALLACE树

下载PDF 职称材料

FPGA中浮点乘法器的实现 被引量：8

2

作者 金美华 宋万杰 吴顺君 《火控雷达技术》 2008年第1期104-107,共4页

该文设计的适合于在FPGA中实现的乘法器结构,采用自定义的26位浮点数据格式,利用改进的基4Booth编码方式,以及CSA和4-2压缩器综合的Wallace树形结构,在尾数的舍入中应用基于预测和选择的快速舍入方法,优化了乘法器的性能。最后给出在PFG... 该文设计的适合于在FPGA中实现的乘法器结构,采用自定义的26位浮点数据格式,利用改进的基4Booth编码方式,以及CSA和4-2压缩器综合的Wallace树形结构,在尾数的舍入中应用基于预测和选择的快速舍入方法,优化了乘法器的性能。最后给出在PFGA中的仿真结果,验证了设计的正确性,并和32位浮点数据格式的运算结果作比较,发现本设计不但减少占用FPGA内部资源,而且加快了运算速度。 展开更多

关键词 浮点数据格式 booth编码 Wallace树形结构 舍入方法

下载PDF 职称材料

32位RISC-V处理器中乘法器的优化设计 被引量：4

3

作者 唐俊龙 汤孟媛 +2 位作者 吴圳羲 卢英龙 邹望辉 《电子设计工程》 2022年第6期61-65,共5页

针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改... 针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度。利用Modelsim仿真验证了乘法器功能的正确性。基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2%,关键路径延时为2.43 ns。 展开更多

关键词 RISC-V处理器 乘法器 压缩器 booth编码

下载PDF 职称材料

基于符号补偿的RISC-V处理器乘法器优化

4

作者 高嘉轩 刘鸿瑾 +2 位作者 施博 张绍林 华更新 《计算机测量与控制》 2023年第7期258-264,270,共8页

针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构;基于符号补偿的基4-Booth编码减少了部... 针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构;基于符号补偿的基4-Booth编码减少了部分积的数量,降低了符号位进位翻转带来的功耗;改进的Wallace树型结构减少了部分积累加所花费的时钟周期,缩短了乘法器的关键路径,降低了乘法指令的执行延迟;利用VCS仿真验证了改进的乘法器功能正确性,通过板级测试评估了其性能;结果表明,文章的乘法器功能正确,相较于PicoRV32,执行整型乘法指令所花费的时钟周期缩短了88.2%。Dhrystone分数提高了71.7%,功耗降低了4.9%。 展开更多

关键词 RISC-V 处理器 乘法器 符号补偿 booth编码 Wallace树型结构

下载PDF 职称材料

32×32乘法器的一种设计 被引量：1

5

作者 栾玉霞 李存志 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2004年第1期16-20,共5页

介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积... 介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小. 展开更多

关键词 CSA加法器 乘法器 booth算法 选择进位 芯片设计

下载PDF 职称材料

基于新型部分积生成器和提前压缩器的乘法器设计

6

作者 蔡永祺 李振涛 万江华 《电子与封装》 2023年第11期87-92,共6页

为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资... 为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm2,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。 展开更多

关键词 乘法器 booth编码 部分积 压缩器

下载PDF 职称材料

一种基于静态分段补偿的近似乘法器设计

7

作者 侯博文 彭泽阳 贺雅娟 《微电子学》 CAS 北大核心 2023年第5期814-819,共6页

提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的Booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器... 提出了一种基于静态分段补偿方法的近似乘法器。通过基于静态分段方法的Booth编码方法生成部分积阵列,并对生成的部分积阵列进行误差补偿优化以及近似压缩,以实现硬件性能和精度的折中。仿真结果显示,相比于综合工具生成的全精度乘法器,本设计在保持了较高精度水平的前提下,面积和功耗优化的比例达到了36.96%和35.95%。在图片边缘检测应用中,设计的峰值信噪比和结构相似性指标分别为26.10和98%,可见本设计在降低硬件资源消耗的同时,应用效果接近全精度乘法器。 展开更多

关键词 近似乘法器 booth编码 静态分段补偿方法 误差补偿

下载PDF 职称材料

一种改进的基4-Booth编码流水线大数乘法器设计 被引量：4

8

作者 周怡 李树国 《微电子学与计算机》 CSCD 北大核心 2014年第1期60-63,67,共5页

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进... 大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器. 展开更多

关键词 booth编码 wallace压缩 乘法器 公钥密码运算

下载PDF 职称材料

一种结构新颖的流水线Booth乘法器设计 被引量：5

9

作者 李飞雄 蒋林 《电子科技》 2013年第8期46-48,67,共4页

在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线... 在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线寄存器,实现32 t×32 bit无符号和有符号数快速乘法。用硬件描述语言设计该乘法器,使用现场可编程门阵列(Field Programmable Gate Array,FPGA)进行验证,并采用SMIC 0.18μm CMOS标准单元工艺对该乘法器进行综合。综合结果表明,电路的关键路径延时为3.6 ns,芯片面积<0.134 mm2,功耗<32.69 mW。 展开更多

关键词 乘法器 布什编码 前缀加法器 流水线

下载PDF 职称材料

一种双精度浮点乘法器的设计 被引量：2

10

作者 何晶 韩月秋 《微电子学》 CAS CSCD 北大核心 2003年第4期331-334,共4页

　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并... 　设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。 展开更多

关键词 浮点运算 booth编码 IEEE舍入 浮点乘法器 阵列结构

下载PDF 职称材料

一种高性能32位浮点乘法器的ASIC设计 被引量：1

11

作者 赵忠武 陈禾 韩月秋 《系统工程与电子技术》 EI CSCD 北大核心 2004年第4期531-534,共4页

介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用... 介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4:2列压缩结构,提高了乘法器的速度,降低了系统的功耗,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述,用TSMC0.25标准单元库进行逻辑综合。采用三级流水技术,完成一次32位浮点乘法的时间为28.98ns,系统的时钟频率可达103.52MHz。 展开更多

关键词 浮点乘法器 booth编码 树状列压缩

下载PDF 职称材料

一种适用于多媒体处理器的MAC单元的设计 被引量：1

12

作者 钱刚 李莉 沈绪榜 《计算机研究与发展》 EI CSCD 北大核心 2002年第7期882-887,共6页

多媒体处理经常包括许多乘加操作 .给出了一种新型的适用于多媒体处理器的 MAC单元的设计 ,它用两个 8b× 8b的乘法器来完成 3种不同字长情况下的乘加操作 :第 1种情况是 16 b× 16 b整数或序数乘加 ;第 2种情况是 8b× 16 ... 多媒体处理经常包括许多乘加操作 .给出了一种新型的适用于多媒体处理器的 MAC单元的设计 ,它用两个 8b× 8b的乘法器来完成 3种不同字长情况下的乘加操作 :第 1种情况是 16 b× 16 b整数或序数乘加 ;第 2种情况是 8b× 16 b、16 b× 8b或 8b× 8b整数或序数乘加 ,其中 8位被乘数又可以分为高字节和低字节两种 ;第 3种情况是两个 8b× 8b整数或序数乘加并行操作 .除第 1种情况需要 2个周期外 ,其余操作都可在 1个周期内完成 ,且其在AT2 展开更多

关键词 多媒体处理器 MAC 乘法器 加法器 booth编码 部分积

下载PDF 职称材料

一种64位Booth乘法器的设计与优化 被引量：2

13

作者 何军 朱英 《计算机工程》 CAS CSCD 2012年第16期253-254,共2页

针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.... 针对国产多核处理器的64位整数乘法器面积和功耗开销大的问题,提出一种新的Booth编码方式,对其Booth编码方式进行优化,通过多种方法验证设计优化的正确性,采用标准单元库进行逻辑综合评估。结果表明,工作频率可达1.0 GHz以上,面积减少9.64%,动态功耗和漏电功耗分别减少6.34%和11.98%,能有效减少乘法器的面积和功耗,达到预期目标。 展开更多

关键词 booth编码 并行乘法器 64位乘法器 设计优化 功耗

下载PDF 职称材料

一种数字信号处理器中的高性能乘加器设计 被引量：2

14

作者 孙偲彦 蒋剑飞 毛志刚 《微电子学》 CAS CSCD 北大核心 2010年第1期32-36,共5页

乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩... 乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。 展开更多

关键词 数字信号处理器 乘加器 booth编码 华莱士树压缩

下载PDF 职称材料

基于FPGA的32位并行乘法器的设计与实现 被引量：2

15

作者 蒋勇 罗玉平 +1 位作者 马晏 叶新 《计算机工程》 CAS CSCD 北大核心 2005年第23期222-224,共3页

首先分析比较了几种典型的乘法器实现结构,然后采用树型组合方式,对其结构进行了优化,最后在FPGA上设计并实现了一个高性能的32位并行乘法器。

关键词 乘法器 现场可编程逻辑门阵列 硬件描述语言 booth算法

下载PDF 职称材料

一种RISC微处理器的快速乘除法运算设计与实现 被引量：3

16

作者 王江 黄秀荪 +2 位作者 陈刚 杨旭光 仇玉林 《电子器件》 CAS 2007年第1期162-166,共5页

定点尾数乘除法器是相应32位浮点运算的核心部件,针对工控应用,本文采用半定制方法完成了设计并且采用TSMC0.18微米工艺实现.乘法器采用基4Booth编码,通过对符号位、隐含位的处理减少了部分积的生成,并在Wallace树求和过程中,引入4:2压... 定点尾数乘除法器是相应32位浮点运算的核心部件,针对工控应用,本文采用半定制方法完成了设计并且采用TSMC0.18微米工艺实现.乘法器采用基4Booth编码,通过对符号位、隐含位的处理减少了部分积的生成,并在Wallace树求和过程中,引入4:2压缩器,加快了求和速度.除法器采用改进的SRT算法,引入商位猜测、部分余并行计算、商位修正值选择电路.乘除法器均采用了进位保留加法器提高运算速度.后端物理实现表明,乘除法器的频率分别可到227MHz,305MHz,整体设计具有简洁、快速、计算准确的特征. 展开更多

关键词 保留进位加法器 布斯编码 乘法器 除法器 集成电路设计

下载PDF 职称材料

盲均衡器高速运算单元的优化设计 被引量：1

17

作者 何江海 郭宪锋 +2 位作者 许家栋 张会生 耿光辉 《信息安全与通信保密》 2011年第10期69-71,共3页

在自适应盲均衡器的设计过程中,符号数的乘加(MAC)运算是关键路径。文中对自适应均衡器的核心运算单元——Booth编码算法进行了详细描述,并采用Booth编码算法对高性能乘累加(MAC)运算单元进行了优化和现场可编程门阵列设计。系统仿真结... 在自适应盲均衡器的设计过程中,符号数的乘加(MAC)运算是关键路径。文中对自适应均衡器的核心运算单元——Booth编码算法进行了详细描述,并采用Booth编码算法对高性能乘累加(MAC)运算单元进行了优化和现场可编程门阵列设计。系统仿真结果证明,优化设计后可以获得良好的均衡效果,在此基础上设计的均衡器能够很好地消除码间干扰,并能够清晰地分辨出16QAM符号,达到了预期的设计效果。 展开更多

关键词 自适应盲均衡器 MAC运算单元 booth编码 现场可编程门阵列

原文传递

基于Montgomery的RSA高速低成本实现 被引量：1

18

作者 王辉 刘宏伟 张慧敏 《计算机工程》 CAS CSCD 北大核心 2009年第22期224-226,共3页

给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,... 给出一种支持多种位数RSA算法加密芯片的完整设计方案。采用改进的Montgomery模乘算法和LR模幂算法,根据大数运算的特点和降低资源消耗的需要改进主要运算电路的结构,并采用全定制IC的设计流程进行实现。实验结果表明,该方案结构简单,节省了面积,且能达到较高的性能。 展开更多

关键词 RSA算法 模乘 模幂 进位保留加法器 booth编码 超前进位加法器

下载PDF 职称材料

一种43位浮点乘法器的设计 被引量：1

19

作者 谷理想 孙锋 于宗光 《微电子学与计算机》 CSCD 北大核心 2009年第6期17-20,共4页

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、... 设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz. 展开更多

关键词 乘法器 booth编码 平方根进位选择加法器 舍入

下载PDF 职称材料

54位高速冗余二进制乘法器的设计 被引量：2

20

作者 崔晓平 高鹏辉 +2 位作者 尹洁珺 丁晶 李启 《微电子学与计算机》 CSCD 北大核心 2014年第4期140-143,共4页

冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程... 冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程,并利用并行前缀/进位选择混合加法器对RB-NB转换器进行优化设计.采用Verilog HDL对乘法器进行描述,并在ModelSim平台上进行仿真验证,在SMIC 0.18mm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行综合,得到54bRB乘法器的延时可达到3.97ns,面积是409 293mm2. 展开更多

关键词 冗余二进制乘法器 布斯编码 部分积 并行前缀加法器

下载PDF 职称材料