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基于FPGA的全数字锁相环的设计
被引量：
8
1
作者
王文理
张霞
《电子设计工程》
2009年第1期39-40,43,共3页
简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真波形。
关键词
FPGA
adpll
(全数字锁相环)
VERILOGHDL
SOC(片上系统)
下载PDF
职称材料
题名
基于FPGA的全数字锁相环的设计
被引量：
8
1
作者
王文理
张霞
机构
河北大学电子信息工程学院
出处
《电子设计工程》
2009年第1期39-40,43,共3页
文摘
简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真波形。
关键词
FPGA
adpll
(全数字锁相环)
VERILOGHDL
SOC(片上系统)
Keywords
FPGA
adpll
（
all
digital
phase
locked
loop
）
verilog
HDL
SOC（system
on
a
chip）
分类号
TN911.8 [电子电信—通信与信息系统]
下载PDF
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题名
作者
出处
发文年
被引量
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1
基于FPGA的全数字锁相环的设计
王文理
张霞
《电子设计工程》
2009
8
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