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VLSI版图规划中的单元时延优化方法
1
作者
戚肖宁
冯之雁
严晓浪
《杭州电子工业学院学报》
1994年第2期1-6,共6页
VLSI的时延优化问题是设计高性能的VLSI的重要问题。本文提出了在VLSI布图的版图规划中优化单元内时延的方法，并首先导出路径时延与单元面积的关系，从而运用数学规划方法得到优化了的单元面积。结果表明，这是一个有效的单元代化方法。
关键词
集成电路
时延
版图规划
VLSI
最佳化
下载PDF
职称材料
低功耗CMOS逻辑电路设计综述
被引量：
13
2
作者
甘学温
莫邦燹
《微电子学》
CAS
CSCD
北大核心
2000年第4期263-267,共5页
分析了 ＣＭＯＳ逻辑电路的功耗来源，从降低电源电压、减小负载电容和逻辑电路开关活动几率等方面论述了降低功耗的途径。讨论了深亚微米器件中亚阈值电流对功耗的影响以及减小亚阈值电流的措施，最后分析了高层次设计对降低功耗的关...
分析了 ＣＭＯＳ逻辑电路的功耗来源，从降低电源电压、减小负载电容和逻辑电路开关活动几率等方面论述了降低功耗的途径。讨论了深亚微米器件中亚阈值电流对功耗的影响以及减小亚阈值电流的措施，最后分析了高层次设计对降低功耗的关键作用，说明低功耗设计必须从设计的各个层次加以考虑，实现整体优化设计。
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关键词
VLSI
CMOS逻辑电路
低功耗电路
电路设计
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职称材料
题名
VLSI版图规划中的单元时延优化方法
1
作者
戚肖宁
冯之雁
严晓浪
出处
《杭州电子工业学院学报》
1994年第2期1-6,共6页
基金
国家"八.五"攻关项目
文摘
VLSI的时延优化问题是设计高性能的VLSI的重要问题。本文提出了在VLSI布图的版图规划中优化单元内时延的方法，并首先导出路径时延与单元面积的关系，从而运用数学规划方法得到优化了的单元面积。结果表明，这是一个有效的单元代化方法。
关键词
集成电路
时延
版图规划
VLSI
最佳化
Keywords
IC
Timing Drirven Layout
Floorplanning
分类号
TN407.2 [电子电信—微电子学与固体电子学]
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职称材料
题名
低功耗CMOS逻辑电路设计综述
被引量：
13
2
作者
甘学温
莫邦燹
机构
北京大学微电子所
出处
《微电子学》
CAS
CSCD
北大核心
2000年第4期263-267,共5页
文摘
分析了 ＣＭＯＳ逻辑电路的功耗来源，从降低电源电压、减小负载电容和逻辑电路开关活动几率等方面论述了降低功耗的途径。讨论了深亚微米器件中亚阈值电流对功耗的影响以及减小亚阈值电流的措施，最后分析了高层次设计对降低功耗的关键作用，说明低功耗设计必须从设计的各个层次加以考虑，实现整体优化设计。
关键词
VLSI
CMOS逻辑电路
低功耗电路
电路设计
Keywords
VLSI
CMOS digital circuit
Low power circuit
Deep submicron devi8
分类号
TN407.2 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
VLSI版图规划中的单元时延优化方法
戚肖宁
冯之雁
严晓浪
《杭州电子工业学院学报》
1994
0
下载PDF
职称材料
2
低功耗CMOS逻辑电路设计综述
甘学温
莫邦燹
《微电子学》
CAS
CSCD
北大核心
2000
13
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职称材料
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参考文献
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