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基于802.11a/b/g WLAN接收机前端的射频集成压控振荡器设计 被引量:2
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作者 陈磊 +1 位作者 赖宗声 景为平 《微电子学与计算机》 CSCD 北大核心 2008年第11期167-170,共4页
为了满足WLAN接收机前端要求,设计了一种基于IEEE 802.11 a/b/g协议的RF零中频接收机第一本振3.846GHz压控振荡器.该振荡器采用TSMC0.25μm RFCMOS工艺实现,利用Hajimiri相位噪声模型对结构进行了优化,具有低相位噪声的特性.通过Cadence... 为了满足WLAN接收机前端要求,设计了一种基于IEEE 802.11 a/b/g协议的RF零中频接收机第一本振3.846GHz压控振荡器.该振荡器采用TSMC0.25μm RFCMOS工艺实现,利用Hajimiri相位噪声模型对结构进行了优化,具有低相位噪声的特性.通过Cadence Spectre仿真,结果表明文中设计的3.846GHz压控振荡器功耗为10mW,1MHz和3MHz载频处的相位噪声分别为-120dBc/Hz和-131dBc/Hz,调谐电压Vtune在0~2.5V之间变化时,频率可调范围为600MHz,其性能完全符合IEEE 802.1l a/b/g协议的要求. 展开更多
关键词 无线局域网 射频集成电路 压控振荡器 相位噪声
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单片UHF RFID阅读器中VCO及其预分频器设计 被引量:2
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作者 陈子晏 谢传文 +4 位作者 陈磊 张润曦 赖宗声 景为平 《微电子学》 CAS CSCD 北大核心 2008年第5期708-712,共5页
提出了一种应用于860~960MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路。VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽... 提出了一种应用于860~960MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路。VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围。电路采用UMC0.18μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283~2.557GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号。芯片面积约为1mm×1mm,当PLL输出信号频率为895.5MHz时,测得其相位噪声为-132.25dBc/Hz@3MHz,电源电压3.3V时,电路消耗总电流为8mA。 展开更多
关键词 低相位噪声 阅读器 射频识别 压控振荡器 预分频电路
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用于无线局域网的双频段低噪声放大器 被引量:2
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作者 陈磊 +1 位作者 张润曦 赖宗声 《固体电子学研究与进展》 CAS CSCD 北大核心 2009年第3期373-377,共5页
采用0.18μmCMOS工艺设计并制造了一款新型的应用于无线局域网的双频段低噪声放大器。设计中,通过切换输入电感和负载电感,来使电路分别工作在2.4GHz和5.2GHz频段。在1.8V的电源电压下,在2.4GHz和5.2GHz两个频段上,其增益分别达到了11.... 采用0.18μmCMOS工艺设计并制造了一款新型的应用于无线局域网的双频段低噪声放大器。设计中,通过切换输入电感和负载电感,来使电路分别工作在2.4GHz和5.2GHz频段。在1.8V的电源电压下,在2.4GHz和5.2GHz两个频段上,其增益分别达到了11.5dB和10.2dB,噪声系数分别是3dB和5.1dB。芯片总面积是0.9mm×0.65mm。 展开更多
关键词 双频段 低噪声放大器 无线局域网
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便携式UHF RFID阅读器中发射前端电路设计 被引量:1
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作者 徐萍 何伟 +2 位作者 张润曦 赖宗声 《固体电子学研究与进展》 CAS CSCD 北大核心 2010年第3期402-407,共6页
采用0.18μm CMOS工艺设计并制作了一款应用于便携式UHFRFID阅读器的射频发射前端电路。所设计的有源I/Q上混频器通过开关控制Q支路的信号输入,实现了EPC Global Class-1Gen-2协议中所要求3种调制方式;驱动放大器通过实现增益7级数字可... 采用0.18μm CMOS工艺设计并制作了一款应用于便携式UHFRFID阅读器的射频发射前端电路。所设计的有源I/Q上混频器通过开关控制Q支路的信号输入,实现了EPC Global Class-1Gen-2协议中所要求3种调制方式;驱动放大器通过实现增益7级数字可调有效地预放大混频器的输出信号。在1.8V的电源电压下,测得阅读器前端电路的主要性能参数如下:上混频器的输入端P1dB,达到-14.9dBVrms,转换增益和噪声系数分别为3.18dB和13.20dB;驱动放大器的输出端P1dB在50Ω阻抗上达到3.5dBm,转换增益可调范围和噪声系数变化范围,分别为7.90~16.30dB和3.10~5.00dB。 展开更多
关键词 驱动放大器 射频识别 超高频 上混频器
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WLAN中带ESD保护的低噪声放大器设计 被引量:1
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作者 石春琦 +1 位作者 张润曦 赖宗声 《微电子学》 CAS CSCD 北大核心 2010年第1期6-10,15,共6页
介绍了一个基于IBM0.18μmCMOS工艺,用于无线局域网(WLAN)IEEE802.11a的带ESD保护电路的低噪声放大器(LNA)。通过分析电感负反馈共源共栅放大器的输入阻抗、增益和噪声系数,以及ESD保护电路对低噪声放大器性能的影响,对该5GHz低噪声放... 介绍了一个基于IBM0.18μmCMOS工艺,用于无线局域网(WLAN)IEEE802.11a的带ESD保护电路的低噪声放大器(LNA)。通过分析电感负反馈共源共栅放大器的输入阻抗、增益和噪声系数,以及ESD保护电路对低噪声放大器性能的影响,对该5GHz低噪声放大器进行设计和优化。测试结果表明,当电源电压为1.8V时,消耗电流为6.5mA,增益达到10dB,输入匹配达到-18dB,噪声为4.29dB,线性度IIP3为4dBm。 展开更多
关键词 低噪声放大器 CMOS 无线局域网 静电放电
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433MHz ASK接收机中低噪声放大器的设计 被引量:1
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作者 陈元盈 +3 位作者 沈怿皓 张润曦 俞建国 赖宗声 《电子器件》 CAS 2008年第4期1180-1182,1186,共4页
采用UMC0.18μm标准CMOS工艺设计了一款433MHz ASK接收机中的LNA电路,采用差分带源极负反馈的共源共栅结构,实现单输入双输出,与混频器级联时,避免了使用外接平衡转换器。测试结果表明,该放大器的噪声系数为1.65dB,增益则达到了18.2dB,... 采用UMC0.18μm标准CMOS工艺设计了一款433MHz ASK接收机中的LNA电路,采用差分带源极负反馈的共源共栅结构,实现单输入双输出,与混频器级联时,避免了使用外接平衡转换器。测试结果表明,该放大器的噪声系数为1.65dB,增益则达到了18.2dB,因此将很大程度上提高了整个接收机的噪声性能。同时输入输出匹配分别达到了-28dB和-24dB,IIP3也达到了-9.8dBm,在1.8V的电源电压下,功耗为6.5mW。芯片的尺寸为0.6mm×0.9mm。 展开更多
关键词 低噪声放大器 CMOS 噪声系数 增益
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高性能多模可编程CMOS输出缓冲器的研究实现 被引量:1
7
作者 陈子晏 +5 位作者 陈磊 杨华 周灏 谢传文 赖宗声 景为平 《电子器件》 CAS 2008年第5期1483-1486,共4页
提出了一种应用于专用集成电路(ASIC)和FPGA高速IO接口的通用型数据输出缓冲器(Output Buffer)及其ESD(Electrostatic Discharge)保护电路。电路采用新型三组电源供电模式,通过编程点精确控制输出驱动能力,支持多达16种最常用的数据传... 提出了一种应用于专用集成电路(ASIC)和FPGA高速IO接口的通用型数据输出缓冲器(Output Buffer)及其ESD(Electrostatic Discharge)保护电路。电路采用新型三组电源供电模式,通过编程点精确控制输出驱动能力,支持多达16种最常用的数据传输协议,电路采用SMIC0.18μm CMOS MM工艺实现。仿真结果表明:output buffer输出信号可满足所有协议的电气要求,支持的所有协议均至少可在250MHz频率下进行数据传输,传输延迟保持在660ps^1180ps之间。 展开更多
关键词 输出缓冲器 静电保护电路 多协议支持
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单片UHF RFID阅读器中频率综合器的研究
8
作者 陈子晏 张润曦 +4 位作者 石春琦 陈磊 赖宗声 景为平 《微电子学》 CAS CSCD 北大核心 2009年第1期6-10,20,共6页
根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860~960 MHz UHF波段单片射频识别(RFID)阅读器的3阶II型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz。电路采用MOSIS IBM 0.18μm RF/MM CMO... 根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860~960 MHz UHF波段单片射频识别(RFID)阅读器的3阶II型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz。电路采用MOSIS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz^1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz。电源电压3.3 V,消耗总电流9.4 mA。 展开更多
关键词 频率综合器 电荷泵锁相环 阅读器 超高频射频识别
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单片CMOS UHF RFID阅读器中低噪声LC VCO的设计
9
作者 何伟 徐萍 +5 位作者 张润曦 张勇 李彬 陈子晏 赖宗声 《固体电子学研究与进展》 CAS CSCD 北大核心 2010年第2期234-239,共6页
设计了一种应用于单片CMOS超高频射频识别阅读器中的低功耗、低相位噪声LC VCO。根据超高频射频识别阅读器的系统架构和协议要求,对本振相位噪声要求做出详细讨论;采用LC滤波器和低压差调压器分别对尾电流源噪声和电源噪声进行抑制,提高... 设计了一种应用于单片CMOS超高频射频识别阅读器中的低功耗、低相位噪声LC VCO。根据超高频射频识别阅读器的系统架构和协议要求,对本振相位噪声要求做出详细讨论;采用LC滤波器和低压差调压器分别对尾电流源噪声和电源噪声进行抑制,提高了VCO相位噪声性能。电路采用IBM 0.18μm RF CMOS工艺实现,电源电压3.3 V时,偏置电流为4.5 mA,中心频率为1.8 GHz,在频偏1 MHz处,相位噪声为-136.25 dBc/Hz,调谐范围为30%。 展开更多
关键词 互补金属氧化物半导体 电感电容压控振荡器 相位噪声 超高频射频识别
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用于物联网IoT的802.11 bgn频段低噪声放大器
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作者 陈磊 《集成电路应用》 2017年第5期37-39,共3页
针对物联网IoT的小面积低噪声的需求,相对传统共源共栅结构的低噪声放大器,提出了一种新型低噪声放大器。核心电路没有采用传统的源级电感负反馈的共源共栅结构,通过去除片上电感的方法,节省了77%的芯片面积。芯片采用IBM 0.18μm SiGe ... 针对物联网IoT的小面积低噪声的需求,相对传统共源共栅结构的低噪声放大器,提出了一种新型低噪声放大器。核心电路没有采用传统的源级电感负反馈的共源共栅结构,通过去除片上电感的方法,节省了77%的芯片面积。芯片采用IBM 0.18μm SiGe BiCMOS工艺设计制造。测试表明,电源电压在2.5 V情况下,在2.4 GHz处能够提供20dB的前向增益,噪声系数为1.8dB,输入和输出匹配都小于-16dB,1dB压缩点为-15dBm,消耗电流为3.6mA,而芯片面积仅为0.45mm×0.5mm。 展开更多
关键词 低噪声放大器 射频集成电路 SIGE BICMOS工艺
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A 2.1-6 GHz SiGe BiCMOS low-noise amplifier design for a multi-mode wideband receiver
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作者 陈磊 阮颖 +1 位作者 赖宗声 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2010年第5期69-72,共4页
A wideband low-noise amplifier(LNA) with ESD protection for a multi-mode receiver is presented.The LNA is fabricated in a 0.18-μm SiGe BiCMOS process,covering the 2.1 to 6 GHz frequency band.After optimized noise m... A wideband low-noise amplifier(LNA) with ESD protection for a multi-mode receiver is presented.The LNA is fabricated in a 0.18-μm SiGe BiCMOS process,covering the 2.1 to 6 GHz frequency band.After optimized noise modeling and circuit design,the measured results show that the LNA has a 12 dB gain over the entire bandwidth, the input third intercept point(IIP3) is -8 dBm at 6 GHz,and the noise figure is from 2.3 to 3.8 dB in the operating band.The overall power consumption is 8 mW at 2.5 V voltage supply. 展开更多
关键词 SIGE BICMOS low- noise-amplifier WIDEBAND electrostatic discharge
原文传递
智能卡芯片中ESD的设计
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作者 《集成电路应用》 2019年第10期7-8,共2页
在智能卡的设计中,集成电路器件特征尺寸变得越来越小。目前主流的工艺是130 nm和90 nm,所面临的静电放电(ESD,Electro Static Discharge)挑战也越来越严峻。基于ESD研究背景,ESD故障机制和放电模型,ESD器件保护以及器件在布局上的ESD性... 在智能卡的设计中,集成电路器件特征尺寸变得越来越小。目前主流的工艺是130 nm和90 nm,所面临的静电放电(ESD,Electro Static Discharge)挑战也越来越严峻。基于ESD研究背景,ESD故障机制和放电模型,ESD器件保护以及器件在布局上的ESD性能,对设计的ESD器件进行TLP实测,得出的结论在芯片的ESD设计中具有重要的参考意义。 展开更多
关键词 集成电路设计 静电放电 智能卡 TLP测试
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