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一种集成占空比校准的低杂散参考时钟倍频器
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作者 陈嘉豪 李浩明 +3 位作者 王腾佳 王志宇 刘家瑞 郁发新 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2021年第6期86-93,共8页
为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分... 为降低小数分频模拟锁相环的相位噪声,并改善采用传统异或门倍频器对参考时钟进行倍频时引起的锁相环输出杂散,提出了一种集成占空比校准的低杂散参考时钟倍频器.该倍频器对输入时钟进行倍频后输出参考时钟到锁相环,通过降低锁相环的分频比有效降低了锁相环输出信号的相位噪声.针对由倍频器输入时钟占空比误差引起的参考时钟频率抖动及锁相环输出杂散恶化,该倍频器通过数控边沿调整技术在较大误差范围内进行占空比粗调,然后通过模拟占空比校准环路进行高精度占空比校准,两种校准方式根据所提出的占空比校准控制算法协同工作,在扩大校准范围的同时提高了校准精度.仿真结果证明可以将100 MHz输入参考时钟占空比误差从13.8%降低至0.007%,且倍频输出频率误差低至380×10-6.基于40 nm CMOS工艺对该倍频器进行流片验证,测试结果表明:该倍频器能够使锁相环输出信号的带内噪声降低约6.67 dB,量化噪声降低约5.61 dB,且占空比校准后,能够将锁相环输出信号频谱中距离载波1/2参考时钟频率偏移处的杂散降低约9.52 dB;通过倍频器对锁相环的参考时钟进行倍频能够有效降低锁相环的带内噪声和量化噪声,对倍频器输入时钟的占空比进行校准能够有效降低锁相环输出频谱中的杂散. 展开更多
关键词 占空比校准环路 倍频器 参考时钟 锁相环 杂散
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