t-ZrO_2-TiO_2固溶体纳米粉的制备 被引量：5

1

作者 翟华嶂 李建保 +2 位作者 欧阳可青 曹俊 张淑霞 《清华大学学报（自然科学版）》 EI CAS CSCD 北大核心 2003年第6期758-761,共4页

为了研究和表征氧化锆固溶粉体的本征特性,利用化学共沉淀方法制备一系列ZrO2-TiO2-Y2O3三元体系的固溶体纳米粉。通过X射线衍射、透射电镜分析和比表面积测量确定固溶粉体为单一四方相结构,晶粒尺寸在10～25nm。固溶纳米粉体随TiO2固... 为了研究和表征氧化锆固溶粉体的本征特性,利用化学共沉淀方法制备一系列ZrO2-TiO2-Y2O3三元体系的固溶体纳米粉。通过X射线衍射、透射电镜分析和比表面积测量确定固溶粉体为单一四方相结构,晶粒尺寸在10～25nm。固溶纳米粉体随TiO2固溶量增加,晶格常数中a值下降,c值上升,c/a值呈上升趋势。由于纳米粉体表面效应的不饱和性,可使t-ZrO2纳米粉中固溶摩尔分数为40%的TiO2,烧结后,固溶掺杂的摩尔分数为20%TiO2的瓷体中已出现ZrTiO4相。 展开更多

关键词 t—ZrO2—TiO2固溶体纳米粉 制备方法 氧化锆 二氧化钛 表面效应 相结构

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磁控溅射法制备IrMn底钉扎自旋阀研究 被引量：3

2

作者 欧阳可青 任天令 +3 位作者 刘华瑞 曲炳郡 刘理天 李伟 《功能材料与器件学报》 EI CAS CSCD 北大核心 2005年第2期143-148,共6页

采用高真空直流磁控溅射的方法,在玻璃衬底上制备了结构为Ta/bufferlayer/IrMn/CoFe/Cu/CoFe/NiFe/Ta的IrMn底钉扎自旋阀。研究了NiFe和Cu作为缓冲层对自旋阀磁性能的影响,并对缓冲层厚度进行了参数优化,当缓冲层厚度为2nm时自旋阀各项... 采用高真空直流磁控溅射的方法,在玻璃衬底上制备了结构为Ta/bufferlayer/IrMn/CoFe/Cu/CoFe/NiFe/Ta的IrMn底钉扎自旋阀。研究了NiFe和Cu作为缓冲层对自旋阀磁性能的影响,并对缓冲层厚度进行了参数优化,当缓冲层厚度为2nm时自旋阀各项性能达到最佳。研究了退火制度对底钉扎自旋阀性能的影响,得到了3000Oe强磁场下200℃保温1h为最佳处理条件。通过结构的改善和工艺的优化,得到的底钉扎自旋阀的磁电阻率8.51%,矫顽场为0.5Oe,交换偏置场超过800Oe。最后对自旋阀的底钉扎和顶钉扎结构进行了比较。 展开更多

关键词 自旋阀 底钉扎 巨磁电阻 退火效应

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Chiplet接口IP 3DIC混合信号仿真验证 被引量：1

3

作者 龙志军 郝颖丽 +1 位作者 丁学伟 欧阳可青 《中国集成电路》 2022年第8期55-62,共8页

随着半导体工艺节点向7nm、5nm、甚至3nm等先进工艺演进,大芯片的成本在不断增加,这意味着用先进的工艺节点制造大型SOC芯片正在削弱其经济效益。为了突破这一瓶颈,Chiplet架构应运而生并进入了快速发展期。接口IP与3D封装做为其关键技... 随着半导体工艺节点向7nm、5nm、甚至3nm等先进工艺演进,大芯片的成本在不断增加,这意味着用先进的工艺节点制造大型SOC芯片正在削弱其经济效益。为了突破这一瓶颈,Chiplet架构应运而生并进入了快速发展期。接口IP与3D封装做为其关键技术,如何保证通过3D封装互联的各接口IP通讯的可靠性成为设计首要考虑因素。本文首先阐述了Chiplet多die互联设计以及顶层验证面临的挑战,接下来详细说明如何使用VCS AMS混合仿真工具来解决当前验证的瓶颈和提升设计效率。 展开更多

关键词 Chiplet 3DIC 先进工艺 VCS AMS

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铁电存储器薄膜的计算机模拟

4

作者 欧阳可青 韦丹 +1 位作者 任天令 刘理天 《仪器仪表学报》 EI CAS CSCD 北大核心 2003年第z2期231-232,共2页

随着信息技术的迅速发展,对信息存储器提出了以下要求:高密度、高读写速度、低功耗和尽可能长的存储寿命。铁电薄膜材料在存储技术中的应用出现为这一切提供了可能。本文在分析铁电材料自发极化机制的基础上,建立了铁电薄膜的微观极化模... 随着信息技术的迅速发展,对信息存储器提出了以下要求:高密度、高读写速度、低功耗和尽可能长的存储寿命。铁电薄膜材料在存储技术中的应用出现为这一切提供了可能。本文在分析铁电材料自发极化机制的基础上,建立了铁电薄膜的微观极化模型,通过计算铁电系统中的能量和有效电场,根据铁电极化的运动方程,模拟出铁电薄膜的电滞回线,为铁电薄膜材料的信息存储提供理论指导。 展开更多

关键词 铁电薄膜 自发极化 电滞回线 计算机模拟

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基于GMR纳米薄膜的磁场传感器研究

5

作者 刘华瑞 欧阳可青 +3 位作者 任天令 曲炳郡 李伟 刘理天 《中国机械工程》 EI CAS CSCD 北大核心 2005年第z1期127-129,共3页

通过高真空磁控溅射、离子束刻蚀、光刻、铝引线溅射、正胶剥离等工艺,制造了用GMR纳米薄膜作为核心部分的磁场传感器.经过退火工艺后的GMR薄膜的磁电阻变化率为7.91%,矫顽力为0.054π×103A/m(0.05Oe).用这种GMR薄膜制备的磁场传... 通过高真空磁控溅射、离子束刻蚀、光刻、铝引线溅射、正胶剥离等工艺,制造了用GMR纳米薄膜作为核心部分的磁场传感器.经过退火工艺后的GMR薄膜的磁电阻变化率为7.91%,矫顽力为0.054π×103A/m(0.05Oe).用这种GMR薄膜制备的磁场传感器的线性区域为-154π×103～154π×103A/m,输出线性度为0.9993.这种高线性度的磁场传感器在汽车工业和自动化控制系统等领域中起到举足轻重的作用. 展开更多

关键词 GMR GMR传感器 退火 矫顽力

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高速串行接口全链路有效抖动模型与测试相干分析

6

作者 龙志军 张作群 +2 位作者 陆小凡 丁学伟 欧阳可青 《中国集成电路》 2022年第12期43-50,共8页

接口带宽是5G、AI、云计算等信息系统核心芯片的关键属性。简单扩展传输通道数目可成倍增加传输带宽,但封装与连接器引脚增加会导致结构难题,密集的互连线会恶化串扰,高速串行接口技术必不可少。在过去的10多年中,高速串行接口在传输速... 接口带宽是5G、AI、云计算等信息系统核心芯片的关键属性。简单扩展传输通道数目可成倍增加传输带宽,但封装与连接器引脚增加会导致结构难题,密集的互连线会恶化串扰,高速串行接口技术必不可少。在过去的10多年中,高速串行接口在传输速度和体系架构上有飞跃式的进步,从10G发展至112G/224G,这要求对传输过程中各种非理想因素的建模和分析更加精细,业界为此建立了一套全新的方法学。抖动是高速串行接口设计和应用中最大的挑战之一,本文从全链路视角介绍超高速串行接口的有效抖动模型,并给出测试方法,为高速系统设计提供参考与指导。 展开更多

关键词 高速串行接口 有效抖动 信号完整性 电源完整性 全链路

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高阶显微分析技术在CDM失效问题上的应用

7

作者 晁拴社 林欣毅 +4 位作者 何潇 梅娜 杨丹 王梦华 欧阳可青 《半导体技术》 CAS 北大核心 2024年第10期934-939,共6页

带电器件模型(CDM)是引起静电放电(ESD)失效问题的主要模型,特别是先进制程和高速射频电路,CDM的故障定位与根因分析对优化ESD设计和改善ESD防护至关重要。借助高阶显微分析技术,如等离子体聚焦离子束(PFIB)、导电原子力显微镜(C-AFM)... 带电器件模型(CDM)是引起静电放电(ESD)失效问题的主要模型,特别是先进制程和高速射频电路,CDM的故障定位与根因分析对优化ESD设计和改善ESD防护至关重要。借助高阶显微分析技术,如等离子体聚焦离子束(PFIB)、导电原子力显微镜(C-AFM)、电子束感应电流(EBIC)、透射电子显微镜(TEM),可以快速准确地定位失效位置并确认失效机理。通过分析先进制程芯片射频电路增益降低问题,确定了CDM泄放路径与失效形貌,并解释了CDM的损伤机理。通过高阶显微分析技术研究CDM失效问题,有助于优化ESD防护电路,提高芯片可靠性。 展开更多

关键词 带电器件模型(CDM) 先进制程 高阶显微分析技术 泄放路径 失效形貌

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高输出功率高线性度5G毫米波功率放大器研究与设计 被引量：1

8

作者 王喜瑜 刘新阳 +4 位作者 欧阳可青 胡劼 陆敏 陈志林 马宵宵 《中国集成电路》 2023年第3期58-64,共7页

本文针对5G毫米波功率放大器(Power amplifier, PA)高输出功率和高线性度的需求,对PA功率和线性度受限机理进行了深入分析。在此基础上,提出了一种采用峰化电感技术和两路合成结构提升输出功率,以及采用PMOS补偿电容、二阶谐波和低阻抗... 本文针对5G毫米波功率放大器(Power amplifier, PA)高输出功率和高线性度的需求,对PA功率和线性度受限机理进行了深入分析。在此基础上,提出了一种采用峰化电感技术和两路合成结构提升输出功率,以及采用PMOS补偿电容、二阶谐波和低阻抗网络来改善宽带调制下线性度的PA电路。基于5G毫米波26GHz频段应用,该PA采用65nm CMOS SOI工艺进行实现。测试结果表明,该PA在26GHz,实现了20.8dBm的OP1dB和21.3dBm的Psat,峰值PAE为26.15%。在调制信号测试中,使用5G NR 400 MHz 1-CC 64-QAM和256-QAM OFDM信号,该PA支持5%和3%的均方根误差矢量幅度(EVM),和实现平均输出功率(Pavg)分别为15.5dBm和14.4dBm。 展开更多

关键词 毫米波(mmW) 26GHz 第五代(5G) 新型无线电(NR) 功率放大器(PA) 256-QAM 线性度

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Concurrent Multi-die Optimization物理实现方案的应用

9

作者 黄彤彤 陈昊 +5 位作者 武辰飞 许立新 徐国治 李玉童 周国华 欧阳可青 《电子技术应用》 2023年第8期30-35,共6页

随着芯片制造工艺不断接近物理极限,使用多die堆叠的3DIC Chiplets设计已经成为延续摩尔定律的最佳途径之一。Integrity 3D-IC平台将设计规划、物理实现和系统分析统一集成于单个管理界面中,为3D设计提供了系统完善的解决方案。其中传统... 随着芯片制造工艺不断接近物理极限,使用多die堆叠的3DIC Chiplets设计已经成为延续摩尔定律的最佳途径之一。Integrity 3D-IC平台将设计规划、物理实现和系统分析统一集成于单个管理界面中,为3D设计提供了系统完善的解决方案。其中传统的die-by-die流程在3D结构建立后分别对两个die进行2D物理实现,同时工具也开发了多die协同(concurrent multidie)的物理实现流程,并行式进行多颗die的布局布线。此工作在实际项目中,使用Cadence Integrity 3D-IC工具,针对性地建立concurrent multidie的流程,将两颗die在同一个设计中实现并行摆放、3D结构单元(Hybrid Bonding bump)的位置优化、时钟树综合和绕线。协同优化的3D物理实现方案相比于die-bydie方案在设计整体结果上有更好的表现。 展开更多

关键词 Integrity 3D-IC 多芯片协同摆放 3DIC

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基于TCAM的包分类算法研究综述

10

作者 朱智华 王思宇 +3 位作者 宋军辉 龙志军 刘新阳 欧阳可青 《中国集成电路》 2023年第5期66-73,85,共9页

包分类技术作为网络交换业务的核心技术,在保证网络的高带宽和低延迟方面发挥着重要作用。在核心网与承载网领域,高性能网络对交换、路由、QoS(Quality of Service)等业务提出了更高的要求。目前高端交换芯片的主流技术仍以基于硬件的... 包分类技术作为网络交换业务的核心技术,在保证网络的高带宽和低延迟方面发挥着重要作用。在核心网与承载网领域,高性能网络对交换、路由、QoS(Quality of Service)等业务提出了更高的要求。目前高端交换芯片的主流技术仍以基于硬件的包分类算法为主,其中又以TCAM技术的应用最为成熟。本文分析了当前TCAM算法应用现状和研究进展,系统性地介绍了TCAM中的范围匹配和多匹配两大核心问题及其解决方案,对比阐述了现有算法的优点和缺点,最后给出了未来TCAM包分类算法的研究趋势。 展开更多

关键词 TCAM 包分类 高性能网络 报文交换

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基于Innovus工具的IR Drop自动化修复 被引量：3

11

作者 万健 王硕 +4 位作者 邱欢 陈飞阳 叶林 武辰飞 欧阳可青 《电子技术应用》 2021年第8期43-47,共5页

在先进工艺节点下,芯片电源网络的电阻增加和高密度的晶体管同时翻转会在VDD和VSS上产生电压降(IR Drop),导致芯片产生时序问题和功能性障碍。采用基于Innovus工具的三种自动化IR Drop修复流程在PR(Placement and Route)阶段优化模块的... 在先进工艺节点下,芯片电源网络的电阻增加和高密度的晶体管同时翻转会在VDD和VSS上产生电压降(IR Drop),导致芯片产生时序问题和功能性障碍。采用基于Innovus工具的三种自动化IR Drop修复流程在PR(Placement and Route)阶段优化模块的动态IR Drop。结果表明,Pegasus PG Fix Flow和IR-Aware Placement这两种方法能分别修复设计的48%和33.8%的IR Drop违例,且不会恶化时序和DRC(Design Rule Check),而IR-Aware PG Strape Addition这种方法的优化力度相对较小,且会使DRC有较大程度的恶化。 展开更多

关键词 芯片设计 Innovus工具 IR Drop修复

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基于Liberate+Tempus的先进老化时序分析方案

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作者 欧阳可青 王彬 +3 位作者 魏琦 鲁超 陈俊豪 李鸣霄 《电子技术应用》 2022年第8期60-64,69,共6页

在先进工艺节点(7 nm,5 nm及以下)下,电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大,进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况,并针对性地设置时序裕量... 在先进工艺节点(7 nm,5 nm及以下)下,电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大,进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况,并针对性地设置时序裕量,才能确保芯片在服役期限中可靠地运行。鉴于此,导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示,该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放,为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。 展开更多

关键词 芯片老化 静态时序分析 Tempus aging-aware STA

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基于2.5D封装设计对SI性能影响的研究

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作者 张江涛 余斌 +2 位作者 庞健 孙拓北 欧阳可青 《中国集成电路》 2021年第6期78-84,共7页

随着AI、5G、超大规模存储的云服务,高性能显卡以及高端服务器的应用,传统2D封装技术已经不能满足相关设计与性能需求,在市场需求驱动下2.5D封装技术解决方案在满足产品对高带宽、低功耗、高集成度的需求方面的优势得到凸显与认可,尤其... 随着AI、5G、超大规模存储的云服务,高性能显卡以及高端服务器的应用,传统2D封装技术已经不能满足相关设计与性能需求,在市场需求驱动下2.5D封装技术解决方案在满足产品对高带宽、低功耗、高集成度的需求方面的优势得到凸显与认可,尤其在高端HBM显卡方面的应用。由于2.5D封装技术的工艺复杂,数据量以及仿真建模难度比较大,导致芯片的封装设计与加工成本相比于传统2D芯片会高很多,因此目前绝大部分的2.5D封装技术都只能在高端芯片领域使用[2]。伴随着越来越多的芯片设计公司加入到2.5D封装设计的浪潮中,工艺迭代加速使得工艺成熟度越来越高,成本也在逐步降低,相信随着工艺技术的进一步成熟与完善,2.5D设计技术将会迎来快速增长。本文主要针对2.5D封装工艺对封装系统SI性能进行仿真和评估,制定相关设计规范,为封装设计提供参考与指导。 展开更多

关键词 插损 串扰 HBM INTERPOSER TSV 2.5DIC

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