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多芯片小数分频锁相环输出信号相位同步设计 被引量：3
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作者 徐砚天 黄晓敏 +2 位作者 李浩明 王志宇 郁发新 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2021年第9期1788-1794,共7页
为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡... 为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡器(NCO)产生的参考信号经三角运算的结果,以消除高次谐波分量,并有效降低相位差计算结果的误差.根据相位差的计算结果反馈调节PLL内delta-sigma调制器(DSM)输入的小数分频比,线性调整PLL输出信号的相位,实现多个PLL输出信号相位与参考信号相位同步.通过仿真验证算法的正确性,且最终相位同步后的相位误差为0.35°,完成同步所需的时间为210 ms. 展开更多
关键词 小数分频锁相环 相位同步 多芯片同步 多通道射频通信 相位差计算
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