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基于退化数据的厚膜电阻可靠性评估 被引量:6
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作者 吴兆希 罗俊 +2 位作者 谭骁洪 赵茂霖 《微电子学》 CAS 北大核心 2020年第6期926-931,共6页
设计了厚膜电阻的高温贮存试验,以评估厚膜电阻的可靠性。基于阻值的退化数据,采用线性退化模型描述厚膜电阻的退化过程,结果表明,厚膜电阻伪寿命分布满足对数正态分布规律。结合Arrhenius模型推算得出,厚膜电阻在室温下的寿命约为17.8... 设计了厚膜电阻的高温贮存试验,以评估厚膜电阻的可靠性。基于阻值的退化数据,采用线性退化模型描述厚膜电阻的退化过程,结果表明,厚膜电阻伪寿命分布满足对数正态分布规律。结合Arrhenius模型推算得出,厚膜电阻在室温下的寿命约为17.8年。分析了厚膜电阻的失效机理,完成了厚膜电阻在温度应力下的可靠性评估。 展开更多
关键词 厚膜电阻 性能退化 可靠性评估
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微纳米CMOS VLSI电路可靠性仿真与设计 被引量:5
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作者 罗俊 郝跃 +8 位作者 秦国林 谭开洲 王健安 胡刚毅 许斌 刘凡 黄晓宗 刘勇 《微电子学》 CAS CSCD 北大核心 2012年第2期255-260,共6页
介绍了CMOS VLSI的可靠性建模和仿真技术的发展历史、相应的仿真工具、失效机理等效电路和算法,重点总结了当前最新的CMOS超大规模集成电路可靠性建模仿真技术,为促进我国集成电路可靠性设计水平起到积极的作用。
关键词 微纳米CMOS 超大规模集成电路 可靠性建模 可靠性仿真
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功率VDMOS器件的SEB致SEGR效应研究 被引量:3
3
作者 张小林 严晓洁 《微电子学》 CAS 北大核心 2020年第3期416-420,共5页
功率VDMOS器件是航天器电源系统配套的核心元器件之一,在重粒子辐射下会发生单粒子烧毁(SEB)和单粒子栅穿(SEGR)效应,严重影响航天器的在轨安全运行。本文在深入分析其单粒子损伤机制及微观过程的基础上,发现了功率VDMOS器件在重粒子辐... 功率VDMOS器件是航天器电源系统配套的核心元器件之一,在重粒子辐射下会发生单粒子烧毁(SEB)和单粒子栅穿(SEGR)效应,严重影响航天器的在轨安全运行。本文在深入分析其单粒子损伤机制及微观过程的基础上,发现了功率VDMOS器件在重粒子辐射下存在SEBIGR效应,并在TCAD软件和^181Ta粒子辐射试验中进行了验证。引起该效应的物理机制是,重粒子触发寄生三极管,产生瞬时大电流,使得硅晶格温度升高,高温引起栅介质层本征击穿电压降低,继而触发SEGR效应。SEBIGR效应的发现为深入分析功率MOSFET器件的单粒子辐射效应奠定了理论基础。 展开更多
关键词 功率VDMOS器件 单粒子烧毁 单粒子栅穿 SEBIGR效应
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PJFET与双极兼容工艺技术研究 被引量:2
4
作者 税国华 +4 位作者 刘勇 欧宏旗 杨永晖 王学毅 黄磊 《微电子学》 CAS CSCD 北大核心 2009年第4期571-574,共4页
通过对PJFET与双极兼容工艺技术的研究,解决了PJFET和双极兼容工艺中的技术难点,得到了IDSS=150-350μA(W/L=10:1)、Vp=0.8~1.2V、IGSS=10^-12~10^-11 A的高性能PJFET和β=100-250、BVCEO≥36V、Ua≥100V的NPN管。采用该技术... 通过对PJFET与双极兼容工艺技术的研究,解决了PJFET和双极兼容工艺中的技术难点,得到了IDSS=150-350μA(W/L=10:1)、Vp=0.8~1.2V、IGSS=10^-12~10^-11 A的高性能PJFET和β=100-250、BVCEO≥36V、Ua≥100V的NPN管。采用该技术,成功研制出一种偏置电流小于100pA的高精密双极结型场效应晶体管(BJFET)集成运算放大器,获得了良好的效果。 展开更多
关键词 PJFET NPN管 PJFET-双极兼容工艺 集成运算放大器
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基于锎源的N沟道VDMOS器件单粒子效应研究 被引量:2
5
作者 陈佳 乔哲 +2 位作者 王斌 谭开洲 《微电子学》 CAS CSCD 北大核心 2014年第1期105-109,共5页
分析了N沟道VDMOS器件的单粒子辐射损伤机理和损伤模式,讨论了VDMOS器件的单粒子辐射加固措施。使用锎源,对采取了加固措施的一款200V高压N沟道VDMOS器件进行单粒子效应试验研究。对比分析了不同漏源电压和栅源电压以及不同真空度对VDMO... 分析了N沟道VDMOS器件的单粒子辐射损伤机理和损伤模式,讨论了VDMOS器件的单粒子辐射加固措施。使用锎源,对采取了加固措施的一款200V高压N沟道VDMOS器件进行单粒子效应试验研究。对比分析了不同漏源电压和栅源电压以及不同真空度对VDMOS单粒子效应的影响,可为VDMOS器件的单粒子辐射加固、试验验证及应用提供参考。 展开更多
关键词 VDMOS 单粒子效应 锎源 单粒子烧毁 单粒子栅穿
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评价IC芯片质量与可靠性的关键技术研究 被引量:2
6
作者 周铭 +4 位作者 徐岚 刘勇 阚玲 梁涛 税国华 《微电子学》 CAS CSCD 北大核心 2011年第4期617-620,共4页
对CPK、SPC和PPM三项评价IC芯片质量和可靠性的关键技术进行了研究。使用这三项技术,实际评价了芯片制造工艺中的氧化工艺。实践证明,这三项技术在工艺生产能力评估、工艺过程控制和失效分析等方面具有广阔的应用前景,特别是在工艺过程... 对CPK、SPC和PPM三项评价IC芯片质量和可靠性的关键技术进行了研究。使用这三项技术,实际评价了芯片制造工艺中的氧化工艺。实践证明,这三项技术在工艺生产能力评估、工艺过程控制和失效分析等方面具有广阔的应用前景,特别是在工艺过程中对特殊工艺的评估。 展开更多
关键词 半导体工艺 可靠性 统计过程控制
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100V N沟道VDMOS寄生电容研究 被引量:1
7
作者 刘勇 +3 位作者 胡永贵 羊庆玲 杨永晖 谭开洲 《微电子学》 CAS CSCD 北大核心 2010年第3期457-460,共4页
从结构上对一种N沟道VDMOS器件的寄生电容进行研究,确定了栅氧化层厚度和多晶线宽是影响VDMOS器件寄生电容的主要因素;使用TCAD工具,对栅氧化层厚度和多晶线宽的变化对各个寄生电容的影响进行半定量分析,得到栅氧化层厚度每变化1 nm,关... 从结构上对一种N沟道VDMOS器件的寄生电容进行研究,确定了栅氧化层厚度和多晶线宽是影响VDMOS器件寄生电容的主要因素;使用TCAD工具,对栅氧化层厚度和多晶线宽的变化对各个寄生电容的影响进行半定量分析,得到栅氧化层厚度每变化1 nm,关断时间变化4.9ns和多晶线宽每变化0.2μm,关断时间变化2.7 ns的结论,与实际测试结果吻合较好。将该结论用于100 V/N沟道VDMOS器件关断时间的精确控制,关断时间控制精度达到±10 ns,满足VD-MOS芯片制造要求。 展开更多
关键词 VDMOS 寄生电容 关断时间 栅氧 多晶线宽
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TiW合金阻挡层对Cu/Cu^2+扩散的阻挡能力研究 被引量:1
8
作者 梁涛 +2 位作者 刘勇 谭开洲 王飞 《微电子学》 CAS CSCD 北大核心 2009年第4期567-570,共4页
通过对Cu/Cu2+在TiW及硅中的扩散理论分析,从理论上预测了薄TiW合金阻挡层存在的潜在可靠性问题。对一个发射结结深为0.38μm的PNP管β值的研究表明,80 nm以上厚度的TiW合金层可以在AlCu/TiW/Si系统中作为Cu/Cu2+的扩散阻挡层。
关键词 半导体工艺 TiW 扩散阻挡层 AlCu/TiW/Si系统 PNP晶体管 Cu/Cu2+
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一种实用的高压BiCMOS关键工艺技术研究 被引量:1
9
作者 刘勇 +3 位作者 王志宽 谭开洲 杨永晖 胡永贵 《微电子学》 CAS CSCD 北大核心 2010年第5期758-761,共4页
提出了一种实用的高压BiCMOS工艺。该工艺集成了高性能耗尽型NJFET、NPN、VPNP、高压NMOS、高压PMOS、NMOS、PMOS、齐纳二极管,以及铬硅电阻、磷注入电阻等有源和无源器件。NJFET的夹断电压为-1.5 V,击穿电压为17 V;高压MOS管的击穿电压... 提出了一种实用的高压BiCMOS工艺。该工艺集成了高性能耗尽型NJFET、NPN、VPNP、高压NMOS、高压PMOS、NMOS、PMOS、齐纳二极管,以及铬硅电阻、磷注入电阻等有源和无源器件。NJFET的夹断电压为-1.5 V,击穿电压为17 V;高压MOS管的击穿电压为37 V;齐纳二极管在25μA时其反向击穿电压为5.5 V。使用该工艺,研制了一款低压差线性稳压器(LDO),基准源静态电流小于1.5μA。该工艺还可广泛应用于高压A/D、D/A转换器的研制。 展开更多
关键词 线性兼容CMOS工艺 BICMOS工艺 NJFET VPNP 低压差线性稳压器
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一种新颖的600V浮空埋层结构 被引量:1
10
作者 刘嵘侃 谭开洲 +2 位作者 刘勇 冉明 《微电子学》 CAS CSCD 北大核心 2014年第3期377-379,共3页
提出了一种新颖的低导通电阻600V器件结构。该结构采用了掺杂深槽和分裂浮空埋层结构,可以克服普通分裂浮空埋层结构划片道边缘漏电大的问题,同时仍然保持了普通分裂浮空埋层结构具有的较低导通电阻的优势。数值仿真表明,采用这种结构的... 提出了一种新颖的低导通电阻600V器件结构。该结构采用了掺杂深槽和分裂浮空埋层结构,可以克服普通分裂浮空埋层结构划片道边缘漏电大的问题,同时仍然保持了普通分裂浮空埋层结构具有的较低导通电阻的优势。数值仿真表明,采用这种结构的600V器件外延层比导通电阻在相同耐压下比理想平行平面结结构小43%,从73.3mΩ·cm2降低到41.7mΩ·cm2。 展开更多
关键词 比导通电阻 分裂浮空埋层 耐压 超结
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双层铝互连倒梯形通孔刻蚀技术研究 被引量:1
11
作者 王大平 +5 位作者 梁涛 李荣强 王斌 任芳 崔伟 谭开洲 《微电子学》 CAS CSCD 北大核心 2012年第2期266-269,共4页
针对双层布线中二铝在通孔处台阶覆盖率低的问题,通过优化光刻胶膜的厚度、硬烘温度,以及调整刻蚀气体流量、腔室压力及极板功率,开发出坡度为62.5°的倒梯形通孔;二铝在通孔处的台阶覆盖率大于90%。将该技术用于D/A转换器的研制,... 针对双层布线中二铝在通孔处台阶覆盖率低的问题,通过优化光刻胶膜的厚度、硬烘温度,以及调整刻蚀气体流量、腔室压力及极板功率,开发出坡度为62.5°的倒梯形通孔;二铝在通孔处的台阶覆盖率大于90%。将该技术用于D/A转换器的研制,成品率得到明显提高。 展开更多
关键词 半导体工艺 刻蚀 铝互连 双层布线 倒梯形通孔
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A strained Si-channel NMOSFET with low field mobility enhancement of about 140% using a SiGe virtual substrate 被引量:2
12
作者 崔伟 +6 位作者 谭开洲 张静 钟怡 胡辉勇 徐世六 李平 胡刚毅 《Journal of Semiconductors》 EI CAS CSCD 2012年第9期65-68,共4页
A fully standard CMOS integrated strained Si-channel NMOSFET has been demonstrated. By adjusting the thickness of graded SiGe, modifying the channel doping concentration, changing the Ge fraction of the relaxed SiGe l... A fully standard CMOS integrated strained Si-channel NMOSFET has been demonstrated. By adjusting the thickness of graded SiGe, modifying the channel doping concentration, changing the Ge fraction of the relaxed SiGe layer and forming a p-well by multiple implantation technology, a surface strained Si-channel NMOSFET was fabricated, of which the low field mobility was enhanced by 140%, compared with the bulk-Si control device. Strained NMOSFET and PMOSFET were used to fabricate a strained CMOS inverter based on a SiGe virtual substrate. Test results indicated that the strained CMOS converter had a drain leakage current much lower than the Si devices, and the device exhibited wonderful on/off-state voltage transmission characteristics. 展开更多
关键词 CMOS inverter strained Si mobility enhancement SiGe virtual substrate relaxed layer
原文传递
基于多晶外基区及SIC技术的高速NPN管设计
13
作者 甘明富 +6 位作者 钟怡 谭开洲 刘勇 杨永晖 胡刚毅 徐学良 李荣强 《微电子学》 CAS CSCD 北大核心 2011年第2期285-288,共4页
提出了一种先进的双多晶硅非自对准NPN管的器件结构,并实际用于一种高性能NPN管的研制。该器件结构主要通过多晶外基区减小基区电阻和基区结面积,以及使用SIC技术减小集电极电阻的方式,极大地提升了NPN管的特征频率。通过实际工艺流片验... 提出了一种先进的双多晶硅非自对准NPN管的器件结构,并实际用于一种高性能NPN管的研制。该器件结构主要通过多晶外基区减小基区电阻和基区结面积,以及使用SIC技术减小集电极电阻的方式,极大地提升了NPN管的特征频率。通过实际工艺流片验证,实现了BVCEO=5.6 V、fT=13.5 GHz的高速NPN管。该器件结构较双多晶自对准器件结构易于加工,可以广泛用于其他高速互补双极器件的研制。 展开更多
关键词 半导体器件 NPN管 多晶外基区 集电极选择性注入
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(100)Si基应变p型金属氧化物半导体[110]晶向电导率有效质量双椭球模型
14
作者 宋建军 包文涛 +5 位作者 张静 谭开洲 崔伟 胡辉勇 张鹤鸣 《物理学报》 SCIE EI CAS CSCD 北大核心 2016年第1期394-401,共8页
利用应变技术和沟道晶向工程技术,均可有效增强Si基金属氧化物半导体器件的性能.本文提出了(100)Si p型金属氧化物半导体(PMOS)[110]晶向电导率有效质量双椭球模型,从理论上解释了Si PMOS[100]晶向沟道空穴迁移率为[110]晶向沟道空穴迁... 利用应变技术和沟道晶向工程技术,均可有效增强Si基金属氧化物半导体器件的性能.本文提出了(100)Si p型金属氧化物半导体(PMOS)[110]晶向电导率有效质量双椭球模型,从理论上解释了Si PMOS[100]晶向沟道空穴迁移率为[110]晶向沟道空穴迁移率1.15倍的原因.基于(100)Si基应变PMOS反型层E-k关系,拓展应用该模型,首先获得了(100)Si基应变PMOS反型层价带第一子带等能图,然后给出了(100)Si基应变PMOS器件反型层[110]晶向空穴电导率有效质量模型.本文的模型方案合理可行,可为Si基应变PMOS器件的研究与设计提供有价值的参考. 展开更多
关键词 应变 电导率有效质量 双椭球 模型
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特种器件厚外延前后图形转移方法研究
15
作者 任芳 +4 位作者 谭开洲 杨发顺 王斌 刘勇 陈光炳 《微电子学》 CAS CSCD 北大核心 2011年第6期914-917,共4页
提出了一种特种器件厚外延前后图形的转移方法。通过设计一块带外延前图形层的对位标记和投影光刻机识别标记的掩膜版,解决了厚外延之前图形的精确套准和厚外延之后投影光刻的难题,实现了厚外延前后的套刻精度高于0.5μm。该方法可广泛... 提出了一种特种器件厚外延前后图形的转移方法。通过设计一块带外延前图形层的对位标记和投影光刻机识别标记的掩膜版,解决了厚外延之前图形的精确套准和厚外延之后投影光刻的难题,实现了厚外延前后的套刻精度高于0.5μm。该方法可广泛应用于带埋层的VDMOS、超结VDMOS、高压互补双极器件,以及高压BCD器件的投影光刻。 展开更多
关键词 特种器件 厚外延 图形转移 VDMOS 超结
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一种Nanometrics膜厚测试仪精密度评价方法
16
作者 徐岚 +1 位作者 刘勇 税国华 《微电子学》 CAS CSCD 北大核心 2010年第1期132-135,共4页
通过采用PPM、SPC软件和数理统计方法对样本进行处理的方式,对一种Nanometrics膜厚测试仪精密度的评价方法进行研究。讨论了样本在数据收集、分析、处理过程中的难点,得到Nanometrics膜厚测试仪精密度为1.25%的结论;找到了一种适合该膜... 通过采用PPM、SPC软件和数理统计方法对样本进行处理的方式,对一种Nanometrics膜厚测试仪精密度的评价方法进行研究。讨论了样本在数据收集、分析、处理过程中的难点,得到Nanometrics膜厚测试仪精密度为1.25%的结论;找到了一种适合该膜厚测试仪精密度的评价方法。 展开更多
关键词 膜厚测试仪 数理统计 SPC 半导体工艺
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一种高压集成电容结构的可靠性研究
17
作者 王坤 谭开洲 +4 位作者 殷万军 罗俊 黄磊 王斌 《微电子学》 CAS CSCD 北大核心 2014年第1期115-117,126,共4页
针对一种下极板独立的700V高压集成电容,进行了瞬态可靠性研究。研究表明,随着电容下极板尺寸的增加,电容的瞬态可靠性下降。用器件仿真软件MEDICI计算得出,在瞬态电压上升沿为200ns的情况下,电容下极板最大可靠宽度为124μm;同时,还得... 针对一种下极板独立的700V高压集成电容,进行了瞬态可靠性研究。研究表明,随着电容下极板尺寸的增加,电容的瞬态可靠性下降。用器件仿真软件MEDICI计算得出,在瞬态电压上升沿为200ns的情况下,电容下极板最大可靠宽度为124μm;同时,还得出一系列上升沿时间小于200ns的电容结构下极板最大可靠宽度。 展开更多
关键词 高压集成电路 电容 可靠性
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三维功率MOSFET器件漏极持续电流分析方法
18
作者 林洁馨 杨发顺 +2 位作者 马奎 傅兴华 《现代电子技术》 北大核心 2016年第24期137-140,共4页
二维功率MOSFET器件的漏极持续电流是一个受限于封装形式和芯片设计的极限参数,传统分析方法是通过器件的最大耗散功率对其进行评估。基于三维集成技术的功率MOSFET器件,散热路径热阻难于精确确定,故提出一种针对三维集成功率MOSFET器件... 二维功率MOSFET器件的漏极持续电流是一个受限于封装形式和芯片设计的极限参数,传统分析方法是通过器件的最大耗散功率对其进行评估。基于三维集成技术的功率MOSFET器件,散热路径热阻难于精确确定,故提出一种针对三维集成功率MOSFET器件,以晶格自加热效应为基础的漏极持续电流分析方法,并以一颗开关工作状态下的100 V功率VDMOS器件为研究对象,在正向设计阶段分析了功率VDMOS器件漏极持续电流的导通偏置条件。最后通过流片结果验证了该方法的可行性。 展开更多
关键词 漏极持续电流 三维集成 自加热效应 导通偏置条件
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一种可集成高密度氮氧化硅介质工艺
19
作者 张杨波 +1 位作者 阚玲 任芳 《微电子学》 CAS CSCD 北大核心 2017年第1期122-125,共4页
针对传统二氧化硅、氮化硅等介质材料在制作MOS电容时存在电容密度低、界面特性差的问题,通过对氮离子注入、氮硅氧化实验的分析,成功开发出一种采用注入氮并氧化制作氮氧化硅介质材料的工艺;并使用该工艺研制出与36V双极工艺兼容、介... 针对传统二氧化硅、氮化硅等介质材料在制作MOS电容时存在电容密度低、界面特性差的问题,通过对氮离子注入、氮硅氧化实验的分析,成功开发出一种采用注入氮并氧化制作氮氧化硅介质材料的工艺;并使用该工艺研制出与36V双极工艺兼容、介质的相对介电常数为5.51、击穿电压达81V、电容密度为0.394fF/μm^2的高密度MOS电容,较传统可集成二氧化硅/氮化硅复合介质电容的电容密度提高了35.86%。该工艺还可用于制作大功率MOSFET的栅介质,可提高器件的可靠性。 展开更多
关键词 氮氧化硅 相对介电常数 电容密度 介质 MOS电容
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纳米尺度下Si/Ge界面应力释放机制的分子动力学研究
20
作者 陈仙 张静 《物理学报》 SCIE EI CAS CSCD 北大核心 2019年第2期208-213,共6页
采用分子动力学方法研究了纳米尺度下硅(Si)基锗(Ge)结构的Si/Ge界面应力分布特征,以及点缺陷层在应力释放过程中的作用机制.结果表明:在纳米尺度下, Si/Ge界面应力分布曲线与Ge尺寸密切相关,界面应力下降速度与Ge尺寸存在近似的线性递... 采用分子动力学方法研究了纳米尺度下硅(Si)基锗(Ge)结构的Si/Ge界面应力分布特征,以及点缺陷层在应力释放过程中的作用机制.结果表明:在纳米尺度下, Si/Ge界面应力分布曲线与Ge尺寸密切相关,界面应力下降速度与Ge尺寸存在近似的线性递减关系;同时,在Si/Ge界面处增加一个富含空位缺陷的缓冲层,可显著改变Si/Ge界面应力分布,在此基础上对比分析了点缺陷在纯Ge结构内部引起应力变化与缺陷密度的关系,缺陷层的引入和缺陷密度的增加可加速界面应力的释放.参考对Si/Ge界面结构的研究结果,可在Si基纯Ge薄膜生长过程中引入缺陷层,并对其结构进行设计,降低界面应力水平,进而降低界面处产生位错缺陷的概率,提高Si基Ge薄膜质量,这一思想在研究报道的Si基Ge膜低温缓冲层生长方法中初步得到了证实. 展开更多
关键词 Si/Ge界面 分子动力学 界面应力 缺陷层
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