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一种用于FPGA的低功耗系统监控电路设计
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作者 曹正州 +1 位作者 张艳飞 涂波 《固体电子学研究与进展》 CAS 北大核心 2023年第6期519-526,共8页
为了提高FPGA工作时的可靠性和安全性,设计了一种低功耗的系统监控电路。通过对FPGA内部的工作电压、温度以及外部电压的监测,可以及时调整FPGA工作模式或者频率。在该系统监控电路中,采用自平衡的积分放大器来实现对温度感应信号的采... 为了提高FPGA工作时的可靠性和安全性,设计了一种低功耗的系统监控电路。通过对FPGA内部的工作电压、温度以及外部电压的监测,可以及时调整FPGA工作模式或者频率。在该系统监控电路中,采用自平衡的积分放大器来实现对温度感应信号的采样和放大;对电压感应信号支持单端模式和差分模式;采用1.5 bit循环ADC实现对模拟信号的量化;通过开关电容方式的基准电路设计,为ADC提供低温度系数的基准电压,具有功耗低的特点。对内嵌了该系统监控电路的亿门级FPGA进行测试,结果表明监测温度范围为-55~125℃,最大偏差为-1.5℃;对单端电压进行监测最大偏差为-1.3%,对差分电压进行监测最大偏差为0.1%。该系统监控电路具有良好的温度特性和频率特性,在-55~125℃温度范围内,ADC的输出结果偏差均在2%以内。在0.2~5.0 MHz频率范围内,时钟频率对ADC的影响可以忽略。在最高5 MHz工作频率下,最大功耗仅为2.32 mW。 展开更多
关键词 现场可编程门阵列 系统监控 低功耗 温度传感器 模数转换器
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一种用于高性能FPGA的多电平标准I/O电路
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作者 曹正州 张胜广 +2 位作者 张艳飞 刘国柱 《半导体技术》 CAS 北大核心 2023年第10期919-927,共9页
为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、大吞吐量的数据传输需求,设计了一种用于高性能FPGA的多电平标准I/O电路,输入信号范围为0~2.5 V,单个差分对I/O电路的最高数据传输速率为1.25 Gbit/s。在输入缓冲器中,通... 为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、大吞吐量的数据传输需求,设计了一种用于高性能FPGA的多电平标准I/O电路,输入信号范围为0~2.5 V,单个差分对I/O电路的最高数据传输速率为1.25 Gbit/s。在输入缓冲器中,通过互补自偏置的折叠式放大器和施密特触发器的设计,实现了对单端输入信号、半差分输入信号和全差分输入信号等多种电平标准的兼容。在输出缓冲器中,支持多种驱动电流的输出,并且可设置输出的翻转率,降低了同步开关输出可能引起的噪声。低电压差分信号驱动器采用了预加重电流技术,提高了信号的质量。该I/O电路同时集成了数控阻抗电路,可以实时地精确匹配传输线的阻抗特性,提高了信号的完整性。仿真和实测结果表明,该支持多电平标准的I/O电路能够为高性能FPGA提供灵活、可靠的高速数据传输功能。 展开更多
关键词 现场可编程门阵列(FPGA) 输入/输出缓冲器 多电平标准 数控阻抗(DCI) 低电压差分信号(LVDS)
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Flash型FPGA的编程及干扰抑制技术 被引量:1
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作者 曹正州 张艳飞 《半导体技术》 CAS 北大核心 2023年第7期624-631,共8页
为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅... 为了降低Flash型现场可编程门阵列(FPGA)中的Flash开关单元在编程中受到编程干扰对阈值电压的影响,提高驱动能力的一致性,提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅扰对同一行中Flash开关单元阈值电压的影响;通过选择管隔离技术降低编程过程中漏扰对同一列中Flash开关单元阈值电压的影响;采用NMOS晶体管作为隔离管实现自限制编程,对Flash开关单元的阈值电压进行精确控制。实验结果表明,参照系统等效门数为百万门级Flash型FPGA中的Flash开关阵列形式2 912 bit×480 WL×20 Bank,按最差条件进行479次漏扰测试,Flash开关单元受编程干扰后的阈值电压漂移约为0 V;进行时长为40μs的栅扰测试,Flash开关单元受编程干扰后阈值电压漂移约为0.02 V。 展开更多
关键词 Flash型现场可编程门阵列(FPGA) 阈值电压 编程干扰 布局布线 高位宽编程 Sense-Switch结构
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一种高效高速的大容量FPGA电路功能验证方法 被引量:2
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作者 丛红艳 于宗光 +3 位作者 闫华 胡凯 董宜平 《半导体技术》 CAS CSCD 北大核心 2017年第1期69-73,共5页
对大容量FPGA芯片进行功能验证时,如何提高验证效率以及验证用例的覆盖率已经成为缩短总体产品时间所面临的挑战。针对上述问题,提出了一种高效、高速的大容量FPGA电路验证方法,可以根据验证用例需求,利用FPGA预先配置一定的功能,通过... 对大容量FPGA芯片进行功能验证时,如何提高验证效率以及验证用例的覆盖率已经成为缩短总体产品时间所面临的挑战。针对上述问题,提出了一种高效、高速的大容量FPGA电路验证方法,可以根据验证用例需求,利用FPGA预先配置一定的功能,通过采取不同的配置文件得到最优网表。该验证方法具有灵活动态配置网表功能,可以节省仿真资源80%左右,大幅度缩短仿真时间,仿真器运行速度至少提高20倍,同时可以提高验证效率,最大限度地提高验证电路的覆盖率,能够满足大容量电路功能仿真的需求。该验证方法已成功应用于大容量FPGA电路功能验证工程实践中。 展开更多
关键词 FPGA电路 验证用例 覆盖率 验证方法 动态配置 最优网表
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一款用于Flash型FPGA的阶梯式配置方法 被引量:2
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作者 曹正州 刘国柱 +2 位作者 张艳飞 徐玉婷 《微电子学与计算机》 2022年第12期115-124,共10页
为了提高Flash型FPGA中的Flash开关单元在擦除、编程后驱动能力的一致性,设计一种阶梯式的对Flash cell进行擦除和编程的方法.通过该方法依次对Flash开关单元执行若干次配置操作,执行完一次配置操作后通过Flash电流读出电路回读Flash开... 为了提高Flash型FPGA中的Flash开关单元在擦除、编程后驱动能力的一致性,设计一种阶梯式的对Flash cell进行擦除和编程的方法.通过该方法依次对Flash开关单元执行若干次配置操作,执行完一次配置操作后通过Flash电流读出电路回读Flash开关单元的电流,并基于回读的电流调整下一次配置操作的参数,直至完成配置操作;该阶梯式控制的编程和擦除算法,及时调整编程和擦除时的操作电压和时间参数,可以实现对Flash开关单元在擦除和编程后阈值电压分布的精确控制,保证了驱动的一致性,为Flash型FPGA提供了高精度的延迟参数.并且采用阶梯式的配置方法很好的控制了Flash cell过擦除和过编程现象的发生,使电流读取电路能够对Flash cell的电流进行准确的读取.实测结果表明使用该阶梯式的配置方法可以将擦除、编程后的Flash cell阈值电压控制在预设范围之内. 展开更多
关键词 Flash型FPGA 阈值电压 编程 擦除
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一款用于Flash型FPGA的配置电路设计 被引量:2
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作者 曹正州 刘国柱 +3 位作者 沈广振 涂波 徐玉婷 《微电子学与计算机》 2022年第11期118-128,共11页
为了能够为flash型FPGA中的flash开关单元提供稳定的擦除、编程和读取操作电压,基于0.11μm 2P8M flash工艺,设计了一款用于flash型FPGA的配置电路.根据flash cell的操作条件和flash型FPGA的特点设计了层次化的字线电路、带校验功能的... 为了能够为flash型FPGA中的flash开关单元提供稳定的擦除、编程和读取操作电压,基于0.11μm 2P8M flash工艺,设计了一款用于flash型FPGA的配置电路.根据flash cell的操作条件和flash型FPGA的特点设计了层次化的字线电路、带校验功能的位线电路、低纹波的电荷泵电路、多级的电平转换电路、灵活的衬底电压电路以及配置控制电路.该配置电路是执行配置算法流程的基础,为flash型FPGA配置过程中的flash cell提供了高精度和稳定的操作电压,保证了flash cell在擦除和编程后的阈值电压分布的一致性,使flash型FPGA的性能得以充分发挥.仿真结果表明:擦除时字线的驱动能力为1.2 mA,输出电压-10.5 V,误差小于±0.1 V,建立时间为11.2μS;位线驱动能力为1.2 mA,输出电压8.8 V,误差小于±0.1 V,建立时间为7.5μS。编程时字线的驱动能力为1.2 mA,输出电压9.8 V,误差小于±0.1 V,建立时间为2.3μS;位线驱动能力为4.4 mA,输出电压-8.0 V,误差小于±0.1 V,建立时间为2.5μS.设计满足了flash cell的操作条件,最终实现对350万门flash型FPGA共26836992 bits(2912 bl*9216 wl)码流的配置. 展开更多
关键词 Flash型FPGA 配置 编程 擦除
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基于CPLD的ARINC429总线接口系统设计 被引量:1
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作者 屈凌翔 杨兵 《电子与封装》 2010年第9期24-27,48,共5页
文章首先简单介绍了ARINC429航空总线的应用背景和总线传输协议的基本内容。然后根据ARINC429航空总线标准的要求,提出一种基于ACTEL公司CPLD的透明数据传输系统方案。在QUARTUSⅡ和MODELSIM的设计平台上,该系统成功实现12路ARINC429信... 文章首先简单介绍了ARINC429航空总线的应用背景和总线传输协议的基本内容。然后根据ARINC429航空总线标准的要求,提出一种基于ACTEL公司CPLD的透明数据传输系统方案。在QUARTUSⅡ和MODELSIM的设计平台上,该系统成功实现12路ARINC429信号接收和4路ARINC429信号发送的功能,每个通道都包括32×8的数据FIFO,ARINC429字长为32位,主机接口采用16位,429数据速率支持12.5kbps与100kbps,数据传输实时可靠,能较好地满足ARINC429通信系统的要求。该电路系统采用正向设计,VerilogHDL硬件语言描述,ACTEL公司A3P250VQG100I实现,规模十四万门左右,采用VQFP100封装,双电源设计,功耗低至0.4W,能较好地满足工业级电路系统低功耗的设计要求。 展开更多
关键词 ARINC429总线 接收发送系统 透明传输 复杂可编程逻辑器件
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FPGA中开关矩阵的研究 被引量:1
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作者 胡凯 谢达 +2 位作者 刘彤 张艳飞 《电子与封装》 2016年第11期23-26,共4页
开关矩阵是现场可编程门阵列FPGA芯片中最重要的组成部分之一。通过对FPGA中开关矩阵进行分析和研究,介绍了开关矩阵的布局和绕线方式,建立了开关矩阵的基本模型,对开关矩阵模型进行了仿真、分析和优化。重点分析了开关矩阵速度与各参... 开关矩阵是现场可编程门阵列FPGA芯片中最重要的组成部分之一。通过对FPGA中开关矩阵进行分析和研究,介绍了开关矩阵的布局和绕线方式,建立了开关矩阵的基本模型,对开关矩阵模型进行了仿真、分析和优化。重点分析了开关矩阵速度与各参数因子之间的关系,结果表明优化后的开关矩阵具有很好的性能。 展开更多
关键词 FPGA 开关矩阵 布线 延时
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柔性设计技术在高性能数字信号处理器设计中的应用
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作者 于宗光 +1 位作者 黄昀荃 薛忠杰 《电子与封装》 2005年第9期24-28,共5页
本文提出大规模集成电路的柔性设计技术。将该技术应用到一种高性能DSP的设计中,解决了多晶硅电阻大、衬底接触孔问题,简化了工艺,提高了成品率和可靠性,降低了研发成本。
关键词 超大规模集成电路 柔性 设计 数字信号处理
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EBA-LRU-SEQ Data Cache Policy in DSP to Optimize the Power Consumption
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作者 于宗光 《Tsinghua Science and Technology》 SCIE EI CAS 2011年第2期164-169,共6页
The power consumption by the data cache is important in DSP designs. This study presents an enhanced branch access LRU-SEQ (EBA-LRU-SEQ) policy for data caches in DSP designs to reduce the power consumption. The des... The power consumption by the data cache is important in DSP designs. This study presents an enhanced branch access LRU-SEQ (EBA-LRU-SEQ) policy for data caches in DSP designs to reduce the power consumption. The design is based on the LRU policy with embedded prefetch table to provide branch access. Tests show that the EBA-LRU-SEQ policy reduces the data cache power consumption to 54% of a system with no power control. 展开更多
关键词 enhanced branch access (EBA) LRU-SEQ cache power consumption prefetch table (PT)
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百万门级系统芯片低功耗技术研究 被引量:3
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作者 于宗光 杨兵 +2 位作者 魏敬和 曹华锋 《微电子学》 CAS CSCD 北大核心 2015年第2期217-220,224,共5页
针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关... 针对超大规模集成电路低功耗设计技术市场需求的迅速增大,提出了一种新的百万门级系统芯片低功耗设计流程,重点分析了芯片系统级、电路级、逻辑级与物理级四个不同的层次的低功耗设计方法,包括系统构架、时钟与功耗管理算法等低功耗关键技术。以某新型雷达SoC低功耗设计为例,采用SMIC 0.18μm 1P6M CMOS工艺进行设计,版图尺寸为7.825 mm×7.820mm,规模约为200万门。实验结果表明,在100MHz工作频率下,采用新的低功耗设计流程后,前端设计阶段功耗降低了42.79%,后端设计阶段功耗降低了12.77%,芯片总功耗仅为350 mW。样品电路通过了用户某新型相控阵雷达系统的应用验证,满足小型化和低功耗的要求。 展开更多
关键词 低功耗 百万门级 系统级 电路级 逻辑级 物理级
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基于32位浮点正余弦函数的CORDIC算法的优化 被引量:1
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作者 王月玲 +3 位作者 石乔林 杨声英 鲍宜鹏 于宗光 《微电子学》 CAS CSCD 北大核心 2014年第6期833-836,841,共5页
通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真... 通过对正余弦函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种分层次超前进位加法器,并以此为基本单元迭代完成了正余弦函数计算算法的设计。该算法采用TSMC 65nm gpg工艺,在Synopsys/syn10.03环境中综合实现,通过NC-SIM仿真和流片验证,加法器运算时间由1.8ns减少到0.42ns,整个系统运算吞吐量也相应提高了3倍。 展开更多
关键词 CORDIC算法 分层次超前进位加法 正余弦函数
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一种DSP指令Cache的功耗优化策略
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作者 杨兵 +1 位作者 于宗光 曹华锋 《电子器件》 CAS 北大核心 2015年第1期214-217,共4页
高性能DSP器件对功耗指标要求越来越高,功耗主要来源于对存储空间的访问,因此提出了一种改进型Cache功耗优化策略,实现了对指令Cache的分阶段访问,同时兼顾了Cache的动态功耗和静态漏流功耗的优化,改进了传统的基于非分阶段访问的按需... 高性能DSP器件对功耗指标要求越来越高,功耗主要来源于对存储空间的访问,因此提出了一种改进型Cache功耗优化策略,实现了对指令Cache的分阶段访问,同时兼顾了Cache的动态功耗和静态漏流功耗的优化,改进了传统的基于非分阶段访问的按需唤醒策略NPOWP(Non-Phased Cache with On-Demand Wakeup Prediction)显著影响处理器性能的缺点。设计应用于DSP设计的4路组相连昏睡指令Cache中,使用基于分阶段访问的按需唤醒策略POWP(Phased Cache with On-Demand Wakeup Prediction)策略平均可降低75.4%的指令Cache功耗,降低6.7%的处理器总功耗,性能损失仅为0.77%. 展开更多
关键词 DSP Cache功耗优化 NPOWP策略 静态漏流功耗 功率优化策略
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Ultra-low Power CMOS Front-End Readout ASIC for Portable Digital Radiation Detector
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作者 周云波 杨煜 +3 位作者 曹华锋 杨兵 于宗光 《Tsinghua Science and Technology》 SCIE EI CAS 2011年第2期157-163,共7页
An ultra-low power complementary metal-oxide-semiconductor (CMOS) front-end readout ASIC was developed for a portable digital radiation detector. The ASIC having a charge sensitive amplifier and a semi-Gaussian puls... An ultra-low power complementary metal-oxide-semiconductor (CMOS) front-end readout ASIC was developed for a portable digital radiation detector. The ASIC having a charge sensitive amplifier and a semi-Gaussian pulse-shaper was produced using the CSMC 0.5 μm DPDM process. The ENC noise of 363 e at 0 pF with a noise slope of 23 e/pF complies with the stringent low noise requirements. The peaking time was 250 ns at a 100 mV/fC conversion gain (detector capacitance is 20 pF). By operating this frontend readout ASIC in the weak inversion region, the ultra-low power dissipation is only 0.1 mW/channel (3.0 V) Simulations and test results suggest that this design gives lower power consumption than the front-end readout ASICs working in the strong inversion and is appropriate for the portable digital radiation detectors. 展开更多
关键词 charge sensitive SHAPER readout circuit weak inversion region nested feedback loop
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