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集成电路版图(layout)设计方法与实例 被引量：5
1
作者 程未 冯勇建 杨涵 《现代电子技术》 2003年第3期75-78,共4页
首先在理论上介绍了集成电路版图设计方法的详细步骤以及设计规则的特点。并结合一个运算放大器的版图设计实例详细讲解了集成电路版图设计的基本步骤技巧与准则。
关键词 集成电路 版图设计 MOS 面积 设计规则
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一种高精密CMOS带隙基准源 被引量：10
2
作者 王彦 韩益锋 +1 位作者 李联 郑增钰 《微电子学》 CAS CSCD 北大核心 2003年第3期255-258,261,共5页
　设计了一个与n阱工艺兼容的高精密CMOS带隙基准电压源电路。该电路实现了一阶PTAT温度补偿,并具有好的电源抑制比。SPICE模拟和测试结果表明,其电源抑制比可达到60dB,在20～70°C范围内精度可达到60ppm/°C。
关键词 带隙基准源 电源抑制比 温度系数 CMOS 温度补偿 集成电路 基准电压源 运放电路 启动电路 版图设计
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CMOS电路中的闩锁效应研究 被引量：11
3
作者 牛征 《电子与封装》 2007年第3期24-27,共4页
闩锁效应是功率集成电路中普遍存在的问题。文中分析了CMOS结构中的闩锁效应的起因,提取了用于分析闩锁效应的集总器件模型,给出了产生闩锁效应的必要条件,列举了闩锁效应的几种测试方法。最后,介绍了避免发生闩锁效应的几种方法。
关键词 闩锁效应 寄生双极晶体管 集总器件模型 版图设计
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模拟电路版图设计中的匹配艺术 被引量：3
4
作者 金善子 《中国集成电路》 2006年第12期48-51,共4页
关键词 版图设计 电路设计 模拟电路 接触电阻 虚拟器件 艺术
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RS485/232电平转换器电路研制 被引量：5
5
作者 刘钟宇 王雪峰 栾兰 《微处理机》 2008年第3期45-46,50,共3页
详细介绍了RS485/RS232电平转换电路的设计方法及工作原理。通过对MAX232与MAX485的解剖和分析,采用优化的设计方案,完成了该电路的设计。电路既能直接实现RS232标准电平与RS485标准电平之间的电平转换,同时也可以实现RS485与RS232标准... 详细介绍了RS485/RS232电平转换电路的设计方法及工作原理。通过对MAX232与MAX485的解剖和分析,采用优化的设计方案,完成了该电路的设计。电路既能直接实现RS232标准电平与RS485标准电平之间的电平转换,同时也可以实现RS485与RS232标准接口电路的功能。 展开更多
关键词 电平转换 工艺 版图设计
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基于九天EDA系统的集成电路版图设计 被引量：8
6
作者 施敏 徐晨 《南通工学院学报（自然科学版）》 2004年第4期101-103,107,共4页
文章介绍了基于中国华大九天EDA系统平台的集成电路版图设计流程,并给出了集成电路版图布局、单 元配置和布线的一些原则,实践证明九天EDA系统是教学、科研和商业用芯片理想的版图设计工具。
关键词 版图设计 集成电路 EDA 单元配置 芯片 布线 中国 商业 系统 流程
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基于MCU的SoC芯片版图设计与验证 被引量：7
7
作者 王仁平 何明华 魏榕山 《福州大学学报（自然科学版）》 CAS CSCD 北大核心 2011年第4期539-545,共7页
设计应用于数字抄表系统的基于MCU的SoC芯片.芯片内部集成多个硬宏单元,采用数字和模拟分开放置的方式基于SMIC 0.18μm 1P6M工艺进行版图设计.进行等效验证、静态时序验证、后仿真和基于Virtuso环境采用Calibre工具进行的物理验证.研... 设计应用于数字抄表系统的基于MCU的SoC芯片.芯片内部集成多个硬宏单元,采用数字和模拟分开放置的方式基于SMIC 0.18μm 1P6M工艺进行版图设计.进行等效验证、静态时序验证、后仿真和基于Virtuso环境采用Calibre工具进行的物理验证.研究和解决在版图设计和验证过程中碰到的问题.最终设计的SoC芯片满足时序和制造工艺要求.仿真验证结果达到以下指标:工作频率40 MHz,芯片面积5.014 1 mm2,功耗43.12 mW,最大电压降65.262 mV,最大地电压反弹值59.735 mV,电迁移和串扰均低于规定的阈值,通过了后仿真. 展开更多
关键词 SOC设计 MCU 版图设计 物理验证 硬宏单元
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用于FPGA的多层次集成设计系统的设计与实现 被引量：6
8
作者 张峰 李艳 +13 位作者 韩小炜 李明 张倩莉 陈亮 吴利华 张国全 刘贵宅 郭旭峰 杨波 赵岩 王剑 李建忠 于芳 刘忠立 《深圳大学学报（理工版）》 EI CAS 北大核心 2012年第5期377-385,共9页
针对当前现场可编程门阵列(field programmable gate array,FPGA)领域,电子设计自动化(electronic design automation,EDA)工具集成度不够高、不具备用户自主设计FPGA芯片的功能等问题,设计并实现一套完整的FPGA多层次集成设计系统(vers... 针对当前现场可编程门阵列(field programmable gate array,FPGA)领域,电子设计自动化(electronic design automation,EDA)工具集成度不够高、不具备用户自主设计FPGA芯片的功能等问题,设计并实现一套完整的FPGA多层次集成设计系统(versatile design system,VDS).该系统包括高度集成的设计开发环境和FPGA芯片级到系统级的设计与验证工具,为设计、应用和验证自主研发的FPGA芯片提供了一个有效平台.VDS的显著特点在于提供了全自动芯片生成功能,使用户能根据自身需要灵活控制芯片的规模和功能,快速开发一系列的适应不同应用的FPGA.借助VDS成功设计出两款FPGA芯片,通过对FPGA进行电路设计以及对芯片和应用进行仿真与验证,证明了VDS的有效可行. 展开更多
关键词 微电子学 现场可编程门阵列 电子设计自动化 集成设计系统 用户图形界面 架构设计 版图设计 系统级设计 芯片仿真 芯片板级测试
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高速多级时钟网布线 被引量：6
9
作者 李芝燕 严晓浪 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2000年第3期290-297,共8页
提出了一种新的加载缓冲器的时钟布线算法 .该算法根据时钟汇点的分布情况 ,在时钟布线之前对缓冲器进行预先布局 ,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来 ,使布线情况充分反映缓冲器对时钟网结构的影响 ... 提出了一种新的加载缓冲器的时钟布线算法 .该算法根据时钟汇点的分布情况 ,在时钟布线之前对缓冲器进行预先布局 ,并将时钟树的拓扑生成及实体嵌入和层次式的缓冲器布局方法有机结合起来 ,使布线情况充分反映缓冲器对时钟网结构的影响 .实验证明 ,与将缓冲器插入和布局作为后处理步骤相比 ,缓冲器预先插入和布局在很大程度上避免了布线的盲目性 ,并能更加有效地实现各时钟子树的延迟和负载的平衡 . 展开更多
关键词 时钟布线 版图设计 VLSI 集成电路
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CMOS结构中的闩锁效应 被引量：3
10
作者 陈欣 陈婷婷 《微电子技术》 2003年第6期19-21,共3页
本文较为详细地阐述了体硅CMOS结构中的闩锁效应 ,分析了CMOS结构中的闩锁效应的起因 ,提取了用于分析闩锁效应的集总组件模型 ,给出了产生闩锁效应的必要条件与闩锁的触发方式。通过分析表明 ,只要让CMOS电路工作在安全区 ,闩锁效应是... 本文较为详细地阐述了体硅CMOS结构中的闩锁效应 ,分析了CMOS结构中的闩锁效应的起因 ,提取了用于分析闩锁效应的集总组件模型 ,给出了产生闩锁效应的必要条件与闩锁的触发方式。通过分析表明 ,只要让CMOS电路工作在安全区 ,闩锁效应是可以避免的 ,这可以通过版图设计规则和工艺技术 ,或者两者相结合的各种措施来实现。 展开更多
关键词 CMOS集成电路 结构 闩锁效应 寄生双极型晶体管 集总组件模型 版图设计
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浅谈CMOS模拟集成电路版图设计的器件匹配方法 被引量：3
11
作者 姚芳 李秋利 《集成电路通讯》 2008年第4期18-24,共7页
基于模拟集成电路版图设计中的器件不匹配问题,对版图设计中的器件匹配的方法、技巧以及需要注意的问题进行总结,并结合一个运放的版图设计实例详细阐述了版图设计的基本器件匹配方法与技巧。
关键词 集成电路 版图设计 匹配设计规则 器件匹配方法
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关于LSI/VLSI的设计规则检查
12
作者 赵天麟 《微处理机》 1998年第1期11-14,共4页
本文介绍了DRACULA／DRC的主要命令和OPTION以及应用有关命令对P阱CMOSLSI／VLSI版图进行设计规则检查（DRC）的情况。
关键词 设计规则检查 LSI VLSI 版图设计
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基于集成电路版图技术的芯片ESD保护结构设计
13
作者 姚欢 《电脑知识与技术》 2024年第33期106-110,共5页
随着集成电路技术的不断发展,芯片的性能和集成度不断提升,但同时也面临着日益严峻的静电放电(ESD)挑战。ESD事件可能导致芯片损坏或失效,对电子产品的可靠性和稳定性构成严重威胁。因此,设计一种有效的芯片ESD保护结构显得尤为重要。... 随着集成电路技术的不断发展,芯片的性能和集成度不断提升,但同时也面临着日益严峻的静电放电(ESD)挑战。ESD事件可能导致芯片损坏或失效,对电子产品的可靠性和稳定性构成严重威胁。因此,设计一种有效的芯片ESD保护结构显得尤为重要。文章提出了一种基于集成电路版图技术的芯片ESD保护全电路结构,并使用Aether设计软件进行仿真验证。该结构与芯片内部电路充分隔离,能够有效防止ESD事件对内部电路产生干扰或损害,同时能够有效识别和响应ESD事件。通过提供低阻抗的电流泄放路径,该结构能够迅速将静电电荷导入地,以防止其对芯片内部电路造成损害,并具备足够的电流处理能力,具有实际应用价值。 展开更多
关键词 ESD静电放电 芯片保护 集成电路 版图设计 Aether设计软件
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一种基于CMOS工艺的电平转换芯片 被引量：4
14
作者 周子昂 吴定允 +1 位作者 徐坤 张利红 《电子与封装》 2011年第3期22-24,共3页
基于CSMC 2P2M 0.6μm CMOS工艺设计了一种电平转换芯片。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1mm×... 基于CSMC 2P2M 0.6μm CMOS工艺设计了一种电平转换芯片。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1mm×1mm,并参与MPW(多项目晶圆)计划流片。流片测试结果表明,芯片满足设计目标。 展开更多
关键词 CMOS工艺 电平转换芯片 版图设计
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LSI版图设计中的一种P/G网布线法 被引量：2
15
作者 郑宁 严晓浪 《电子学报》 EI CAS CSCD 北大核心 1993年第5期10-15,共6页
本文提出了一种有效的P/G网布线算法和在积木块式布图系统中实现的策略。与以往算法比较,此算法允许每条电源网具有多个馈电脚存在。其策略包括四个部分:(1)一种有效的层次式自上而下的P/G网平面性分析和拓扑路径分配算法;(2)P/G网线宽... 本文提出了一种有效的P/G网布线算法和在积木块式布图系统中实现的策略。与以往算法比较,此算法允许每条电源网具有多个馈电脚存在。其策略包括四个部分:(1)一种有效的层次式自上而下的P/G网平面性分析和拓扑路径分配算法;(2)P/G网线宽的确定;(3)总体压缩和再布线后P/G网布线信息的动态修改;(4)与信号网一起的平面性无网格电源网通道详细嵌入。实验结果表明我们的P/G网布线方法可获得令人满意的布线结果。 展开更多
关键词 集成电路 版图设计 电源网 布线
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CMOS集成运放的伸缩性版图设计 被引量：1
16
作者 谭悦 蔡世俊 《东南大学学报（自然科学版）》 EI CAS CSCD 1995年第6期68-73,共6页
根据基本ＣＭＯＳ集成运算放大器的电路特点及设计指标，编制了ＰＳＰＩＣＥ电路通用分析源程序，由模拟结果推导出各模拟参量与其决定因素之间的关系，进而确定了由设计指标决定的版图几何尺寸和工艺参数，提出了伸缩性版图设计的思想... 根据基本ＣＭＯＳ集成运算放大器的电路特点及设计指标，编制了ＰＳＰＩＣＥ电路通用分析源程序，由模拟结果推导出各模拟参量与其决定因素之间的关系，进而确定了由设计指标决定的版图几何尺寸和工艺参数，提出了伸缩性版图设计的思想，建立了从性能指标到版图设计的优化路径，为实现模拟集成电路版图的自动设计提供了初步的步骤和程序。 展开更多
关键词 集成电路 运算放大器 伸缩性 CMOS 版图设计
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一种0.6μm SOI抗辐照运算放大器的版图设计 被引量：4
17
作者 徐佳丽 杨阳 黄文刚 《微电子学》 CAS CSCD 北大核心 2013年第3期337-340,共4页
根据电路设计要求,对有特殊要求的器件,合理运用相关版图设计技术。针对器件的不同辐照效应,采用相应的抗辐射版图设计措施。流片测试结果显示,运算放大器的增益和输入失调电压等均达到设计要求。电路具有抗单粒子闩锁能力,抗总剂量大于... 根据电路设计要求,对有特殊要求的器件,合理运用相关版图设计技术。针对器件的不同辐照效应,采用相应的抗辐射版图设计措施。流片测试结果显示,运算放大器的增益和输入失调电压等均达到设计要求。电路具有抗单粒子闩锁能力,抗总剂量大于3kGy(Si)。实现了一种抗辐照高性能运算放大器的版图设计。 展开更多
关键词 运算放大器 版图设计 总剂量辐射 单粒子闩锁
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集成电路版图设计课程教学实践
18
作者 谢真真 《集成电路应用》 2024年第4期102-103,共2页
阐述基于门电路的版图绘制课程教学实践,综合运用原理图绘制软件、原理图仿真软件、版图绘制软件、版图验证软件,构建完善的教学体系,从而提升学生版图设计的专业能力。
关键词 集成电路 版图设计 实践教学
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CMOS集成电路ESD保护技术研究 被引量：3
19
作者 董培培 张海涛 《微处理机》 2016年第5期9-12,共4页
介绍了ESD保护原理、测试方法及典型的ESD保护电路,针对2000V的HBM模型ESD保护指标要求,采用CSMC 0.5μm 25V(VGS)/25V(VDS)DPTM工艺模型和GGMOS器件进行了全芯片的ESD保护电路设计,并对ESD保护管的输出驱动级做了探索,在保证输出级ESD... 介绍了ESD保护原理、测试方法及典型的ESD保护电路,针对2000V的HBM模型ESD保护指标要求,采用CSMC 0.5μm 25V(VGS)/25V(VDS)DPTM工艺模型和GGMOS器件进行了全芯片的ESD保护电路设计,并对ESD保护管的输出驱动级做了探索,在保证输出级ESD保护能力的同时,提高了输出端口的带负载能力。鉴于ESD保护结构工艺移植性较差,保护性能与工艺密切相关的特点,结合具体版图设计实践,总结了ESD保护结构版图设计的通用原则。这些原则旨在提高ESD保护结构的抗静电能力或提高ESD保护器件的工作可靠性,与具体的实现工艺无关。流片后的ESD实验表明,设计的ESD保护结构可以承受2000V HBM ESD攻击。 展开更多
关键词 ESD保护 GGMOS器件 电路设计 版图设计 通用原则 工作可靠性
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版图设计中的寄生参数分析 被引量：1
20
作者 金善子 《中国集成电路》 2006年第11期41-44,共4页
关键词 寄生参数 版图设计 电路设计 金属层 寄生电容
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